include/configs/TQM866M.h

   1 /*
   2  * (C) Copyright 2000-2003
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC866           1       /* This is a MPC866 CPU         */
  37 #define CONFIG_TQM866M          1       /* ...on a TQM8xxM module       */
  38
  39 #define CFG_866_OSCCLK           10000000       /*  10 MHz - PLL input clock            */
  40 #define CFG_866_CPUCLK_MIN       10000000       /*  10 MHz - CPU minimum clock          */
  41 #define CFG_866_CPUCLK_MAX      133000000       /* 133 MHz - CPU maximum clock          */
  42 #define CFG_866_CPUCLK_DEFAULT   50000000       /*  50 MHz - CPU default clock          */
  43                                                 /* (it will be used if there is no      */
  44                                                 /* 'cpuclk' variable with valid value)  */
  45
  46 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  47
  48 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  49
  50 #define CONFIG_BOOTCOUNT_LIMIT
  51
  52 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  53
  54 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  55
  56 #define CONFIG_PREBOOT  "echo;" \
  57         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
  58         "echo"
  59
  60 #undef  CONFIG_BOOTARGS
  61
  62 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  63         "netdev=eth0\0"                                                 \
  64         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
  65                 "nfsroot=$(serverip):$(rootpath)\0"                     \
  66         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
  67         "addip=setenv bootargs $(bootargs) "                            \
  68                 "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask)"      \
  69                 ":$(hostname):$(netdev):off panic=1\0"                  \
  70         "flash_nfs=run nfsargs addip;"                                  \
  71                 "bootm $(kernel_addr)\0"                                \
  72         "flash_self=run ramargs addip;"                                 \
  73                 "bootm $(kernel_addr) $(ramdisk_addr)\0"                \
  74         "net_nfs=tftp 200000 $(bootfile);run nfsargs addip;bootm\0"     \
  75         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
  76         "bootfile=/tftpboot/TQM855M/uImage\0"                           \
  77         "kernel_addr=40080000\0"                                        \
  78         "ramdisk_addr=40180000\0"                                       \
  79         ""
  80 #define CONFIG_BOOTCOMMAND      "run flash_self"
  81
  82 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  83 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  84
  85 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  86
  87 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  88
  89 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  90
  91 /* enable I2C and select the hardware/software driver */
  92 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
  93 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
  94
  95 #define CFG_I2C_SPEED           93000   /* 93 kHz is supposed to work   */
  96 #define CFG_I2C_SLAVE           0xFE
  97
  98 #ifdef CONFIG_SOFT_I2C
  99 /*
 100  * Software (bit-bang) I2C driver configuration
 101  */
 102 #define PB_SCL          0x00000020      /* PB 26 */
 103 #define PB_SDA          0x00000010      /* PB 27 */
 104
 105 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 106 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 107 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 108 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 109 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 110                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 111 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 112                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 113 #define I2C_DELAY       udelay(2)       /* 1/4 I2C clock duration */
 114 #endif  /* CONFIG_SOFT_I2C */
 115
 116 #define CFG_I2C_EEPROM_ADDR     0x50            /* EEPROM AT24C256      */
 117 #define CFG_I2C_EEPROM_ADDR_LEN 2               /* two byte address     */
 118 #define CFG_EEPROM_PAGE_WRITE_BITS      4
 119 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
 120
 121 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
 122
 123 #define CONFIG_MAC_PARTITION
 124 #define CONFIG_DOS_PARTITION
 125
 126 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
 127
 128 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 129                                 CFG_CMD_ASKENV  | \
 130                                 CFG_CMD_DHCP    | \
 131                                 CFG_CMD_EEPROM  | \
 132                                 CFG_CMD_IDE     | \
 133                                 CFG_CMD_I2C     | \
 134                                 CFG_CMD_DATE    )
 135
 136 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 137 #include <cmd_confdefs.h>
 138
 139 /*
 140  * Miscellaneous configurable options
 141  */
 142 #define CFG_LONGHELP                    /* undef to save memory         */
 143 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 144
 145 #if 0
 146 #define CFG_HUSH_PARSER         1       /* use "hush" command parser    */
 147 #endif
 148 #ifdef  CFG_HUSH_PARSER
 149 #define CFG_PROMPT_HUSH_PS2     "> "
 150 #endif
 151
 152 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 153 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 154 #else
 155 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 156 #endif
 157 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 158 #define CFG_MAXARGS             16      /* max number of command args   */
 159 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 160
 161 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 162 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 163
 164 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 165
 166 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 167
 168 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 169
 170 /*
 171  * Low Level Configuration Settings
 172  * (address mappings, register initial values, etc.)
 173  * You should know what you are doing if you make changes here.
 174  */
 175 /*-----------------------------------------------------------------------
 176  * Internal Memory Mapped Register
 177  */
 178 #define CFG_IMMR                0xFFF00000
 179
 180 /*-----------------------------------------------------------------------
 181  * Definitions for initial stack pointer and data area (in DPRAM)
 182  */
 183 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 184 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 185 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 186 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 187 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 188
 189 /*-----------------------------------------------------------------------
 190  * Start addresses for the final memory configuration
 191  * (Set up by the startup code)
 192  * Please note that CFG_SDRAM_BASE _must_ start at 0
 193  */
 194 #define CFG_SDRAM_BASE          0x00000000
 195 #define CFG_FLASH_BASE          0x40000000
 196 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 197 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 198 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 199
 200 /*
 201  * For booting Linux, the board info and command line data
 202  * have to be in the first 8 MB of memory, since this is
 203  * the maximum mapped by the Linux kernel during initialization.
 204  */
 205 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 206
 207 /*-----------------------------------------------------------------------
 208  * FLASH organization
 209  */
 210 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 211 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 212
 213 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 214 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 215
 216 #define CFG_ENV_IS_IN_FLASH     1
 217 #define CFG_ENV_OFFSET          0x40000 /*   Offset   of Environment Sector     */
 218 #define CFG_ENV_SIZE            0x08000 /* Total Size of Environment Sector     */
 219 #define CFG_ENV_SECT_SIZE       0x20000 /* Total Size of Environment Sector     */
 220
 221 /* Address and size of Redundant Environment Sector     */
 222 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SECT_SIZE)
 223 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 224
 225 /*-----------------------------------------------------------------------
 226  * Hardware Information Block
 227  */
 228 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 229 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 230 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 231
 232 /*-----------------------------------------------------------------------
 233  * Cache Configuration
 234  */
 235 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 236 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 237 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 238 #endif
 239
 240 /*-----------------------------------------------------------------------
 241  * SYPCR - System Protection Control                            11-9
 242  * SYPCR can only be written once after reset!
 243  *-----------------------------------------------------------------------
 244  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 245  */
 246 #if defined(CONFIG_WATCHDOG)
 247 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 248                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 249 #else
 250 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 251 #endif
 252
 253 /*-----------------------------------------------------------------------
 254  * SIUMCR - SIU Module Configuration                            11-6
 255  *-----------------------------------------------------------------------
 256  * PCMCIA config., multi-function pin tri-state
 257  */
 258 #ifndef CONFIG_CAN_DRIVER
 259 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 260 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 261 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 262 #endif  /* CONFIG_CAN_DRIVER */
 263
 264 /*-----------------------------------------------------------------------
 265  * TBSCR - Time Base Status and Control                         11-26
 266  *-----------------------------------------------------------------------
 267  * Clear Reference Interrupt Status, Timebase freezing enabled
 268  */
 269 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 270
 271 /*-----------------------------------------------------------------------
 272  * RTCSC - Real-Time Clock Status and Control Register          11-27
 273  *-----------------------------------------------------------------------
 274  */
 275 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 276
 277 /*-----------------------------------------------------------------------
 278  * PISCR - Periodic Interrupt Status and Control                11-31
 279  *-----------------------------------------------------------------------
 280  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 281  */
 282 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 283
 284 /*-----------------------------------------------------------------------
 285  * SCCR - System Clock and reset Control Register               15-27
 286  *-----------------------------------------------------------------------
 287  * Set clock output, timebase and RTC source and divider,
 288  * power management and some other internal clocks
 289  */
 290 #define SCCR_MASK       SCCR_EBDF11
 291 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 292                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 293                          SCCR_DFALCD00)
 294
 295 /*-----------------------------------------------------------------------
 296  * PCMCIA stuff
 297  *-----------------------------------------------------------------------
 298  *
 299  */
 300 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 301 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 302 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 303 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 304 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 305 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 306 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 307 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 308
 309 /*-----------------------------------------------------------------------
 310  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 311  *-----------------------------------------------------------------------
 312  */
 313
 314 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 315
 316 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 317 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 318 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 319
 320 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 321 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 322
 323 #define CFG_ATA_IDE0_OFFSET     0x0000
 324
 325 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 326
 327 /* Offset for data I/O                  */
 328 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 329
 330 /* Offset for normal register accesses  */
 331 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 332
 333 /* Offset for alternate registers       */
 334 #define CFG_ATA_ALT_OFFSET      0x0100
 335
 336 /*-----------------------------------------------------------------------
 337  *
 338  *-----------------------------------------------------------------------
 339  *
 340  */
 341 #define CFG_DER 0
 342
 343 /*
 344  * Init Memory Controller:
 345  *
 346  * BR0/1 and OR0/1 (FLASH)
 347  */
 348
 349 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 350 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 351
 352 /* used to re-map FLASH both when starting from SRAM or FLASH:
 353  * restrict access enough to keep SRAM working (if any)
 354  * but not too much to meddle with FLASH accesses
 355  */
 356 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 357 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 358
 359 /*
 360  * FLASH timing: Default value of OR0 after reset
 361  */
 362 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM | OR_ACS_MSK | OR_BI | \
 363                                  OR_SCY_15_CLK | OR_TRLX)
 364
 365 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 366 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 367 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 368
 369 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 370 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 371 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 372
 373 /*
 374  * BR2/3 and OR2/3 (SDRAM)
 375  *
 376  */
 377 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 378 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 379 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256 MB per bank  */
 380
 381 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 382 #define CFG_OR_TIMING_SDRAM     0x00000A00
 383
 384 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 385 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 386
 387 #ifndef CONFIG_CAN_DRIVER
 388 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 389 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 390 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
 391 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 392 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 393 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 394 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 395                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 396 #endif  /* CONFIG_CAN_DRIVER */
 397
 398 /*
 399  *
 400  * 4096 Rows from SDRAM example configuration
 401  * 1000 factor s -> ms
 402  * 64   PTP (pre-divider from MPTPR) from SDRAM example configuration
 403  * 4    Number of refresh cycles per period
 404  * 64   Refresh cycle in ms per number of rows
 405  */
 406 #define CFG_866_PTA_PER_CLK     ((4096 * 64 * 1000) / (4 * 64))
 407
 408 /*
 409  * Memory Periodic Timer Prescaler
 410  * Periodic timer for refresh, start with refresh rate for 40 MHz clock
 411  * (CFG_866_CPUCLK_MIN / CFG_866_PTA_PER_CLK)
 412  */
 413 #define CFG_MAMR_PTA            39
 414
 415 /*
 416  * For 16 MBit, refresh rates could be 31.3 us
 417  * (= 64 ms / 2K = 125 / quad bursts).
 418  * For a simpler initialization, 15.6 us is used instead.
 419  *
 420  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 421  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 422  */
 423 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 424 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 425
 426 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 427 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 428 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 429
 430 /*
 431  * MAMR settings for SDRAM
 432  */
 433
 434 /* 8 column SDRAM */
 435 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 436                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 437                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 438 /* 9 column SDRAM */
 439 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 440                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 441                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 442 /* 10 column SDRAM */
 443 #define CFG_MAMR_10COL  ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 444                          MAMR_AMA_TYPE_2 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A9  |   \
 445                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 446
 447 /*
 448  * Internal Definitions
 449  *
 450  * Boot Flags
 451  */
 452 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 453 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 454
 455 #define CONFIG_SCC1_ENET
 456 #define CONFIG_FEC_ENET
 457 #define CONFIG_ETHPRIME         "SCC ETHERNET"
 458
 459 #endif  /* __CONFIG_H */