include/configs/barco.h

   1 /********************************************************************
   2  *
   3  * Unless otherwise specified, Copyright (C) 2004-2005 Barco Control Rooms
   4  *
   5  * $Source$
   6  * $Revision$
   7  * $Author$
   8  * $Date$
   9  *
  10  * Last ChangeLog Entry
  11  * $Log$
  12  * Revision 1.1  2007-03-09 09:44:07  lothar
  13  * Initial revision
  14  *
  15  * Revision 1.2  2005/02/21 12:48:58  mleeman
  16  * update of copyright years (feedback wd)
  17  *
  18  * Revision 1.1  2005/02/14 09:29:25  mleeman
  19  * moved barcohydra.h to barco.h
  20  *
  21  * Revision 1.4  2005/02/09 12:56:23  mleeman
  22  * add generic header to track changes in sources
  23  *
  24  *
  25  *******************************************************************/
  26
  27 /*
  28  * (C) Copyright 2001, 2002
  29  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
  30  *
  31  * See file CREDITS for list of people who contributed to this
  32  * project.
  33  *
  34  * This program is free software; you can redistribute it and/or
  35  * modify it under the terms of the GNU General Public License as
  36  * published by the Free Software Foundation; either version 2 of
  37  * the License, or (at your option) any later version.
  38  *
  39  * This program is distributed in the hope that it will be useful,
  40  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  41  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  42  * GNU General Public License for more details.
  43  *
  44  * You should have received a copy of the GNU General Public License
  45  * along with this program; if not, write to the Free Software
  46  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  47  * MA 02111-1307 USA
  48  */
  49
  50 /* ------------------------------------------------------------------------- */
  51
  52 /*
  53  * board/config.h - configuration options, board specific
  54  */
  55
  56 #ifndef __CONFIG_H
  57 #define __CONFIG_H
  58
  59 /*
  60  * High Level Configuration Options
  61  * (easy to change)
  62  */
  63
  64 #define CONFIG_MPC824X          1
  65 #define CONFIG_MPC8245          1
  66 #define CONFIG_BARCOBCD_STREAMING       1
  67
  68 #undef USE_DINK32
  69
  70 #define CONFIG_CONS_INDEX     3               /* set to '3' for on-chip DUART */
  71 #define CONFIG_BAUDRATE         9600
  72 #define CONFIG_DRAM_SPEED       100             /* MHz                          */
  73
  74 #define CONFIG_BOOTARGS "mem=32M"
  75
  76 /* Add support for a few extra bootp options like:
  77  *      - File size
  78  *      - DNS
  79  */
  80 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
  81                                  CONFIG_BOOTP_BOOTFILESIZE | \
  82                                  CONFIG_BOOTP_DNS)
  83
  84 #define CONFIG_COMMANDS         ( CONFIG_CMD_DFL | \
  85                                   CFG_CMD_ELF    | \
  86                                   CFG_CMD_I2C    | \
  87                                   CFG_CMD_EEPROM | \
  88                                   CFG_CMD_PCI    )
  89
  90 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any)       */
  91 #include <cmd_confdefs.h>
  92
  93 #define CONFIG_HUSH_PARSER      1 /* use "hush" command parser */
  94 #define CONFIG_BOOTDELAY        1
  95 #define CONFIG_BOOTCOMMAND      "boot_default"
  96
  97 /*
  98  * Miscellaneous configurable options
  99  */
 100 #define CFG_LONGHELP            1               /* undef to save memory         */
 101 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
 102 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
 103 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size    */
 104 #define CFG_MAXARGS             16              /* max number of command args   */
 105 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
 106 #define CFG_LOAD_ADDR           0x00100000      /* default load address         */
 107 #define CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
 108
 109
 110 /*-----------------------------------------------------------------------
 111  * PCI stuff
 112  *-----------------------------------------------------------------------
 113  */
 114 #define CONFIG_PCI                              /* include pci support          */
 115 #undef CONFIG_PCI_PNP
 116 #undef CFG_CMD_NET
 117
 118 #define PCI_ENET0_IOADDR        0x80000000
 119 #define PCI_ENET0_MEMADDR       0x80000000
 120 #define PCI_ENET1_IOADDR        0x81000000
 121 #define PCI_ENET1_MEMADDR       0x81000000
 122
 123
 124 /*-----------------------------------------------------------------------
 125  * Start addresses for the final memory configuration
 126  * (Set up by the startup code)
 127  * Please note that CFG_SDRAM_BASE _must_ start at 0
 128  */
 129 #define CFG_SDRAM_BASE          0x00000000
 130 #define CFG_MAX_RAM_SIZE        0x02000000
 131
 132 #define CONFIG_LOGBUFFER
 133 #ifdef  CONFIG_LOGBUFFER
 134 #define CFG_STDOUT_ADDR         0x1FFC000
 135 #else
 136 #define CFG_STDOUT_ADDR         0x2B9000
 137 #endif
 138
 139 #define CFG_RESET_ADDRESS       0xFFF00100
 140
 141 #if defined (USE_DINK32)
 142 #define CFG_MONITOR_LEN         0x00030000
 143 #define CFG_MONITOR_BASE        0x00090000
 144 #define CFG_RAMBOOT             1
 145 #define CFG_INIT_RAM_ADDR       (CFG_MONITOR_BASE + CFG_MONITOR_LEN)
 146 #define CFG_INIT_RAM_END        0x10000
 147 #define CFG_GBL_DATA_SIZE       256  /* size in bytes reserved for initial data */
 148 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 149 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 150 #else
 151 #undef  CFG_RAMBOOT
 152 #define CFG_MONITOR_LEN         0x00030000
 153 #define CFG_MONITOR_BASE        TEXT_BASE
 154
 155 #define CFG_GBL_DATA_SIZE       128
 156
 157 #define CFG_INIT_RAM_ADDR     0x40000000
 158 #define CFG_INIT_RAM_END      0x1000
 159 #define CFG_GBL_DATA_OFFSET  (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 160
 161 #endif
 162
 163 #define CFG_FLASH_BASE          0xFFF00000
 164 #define CFG_FLASH_SIZE          (8 * 1024 * 1024)       /* Unity has onboard 1MByte flash */
 165 #define CFG_ENV_IS_IN_FLASH     1
 166 #define CFG_ENV_OFFSET          0x000047A4      /* Offset of Environment Sector */
 167 #define CFG_ENV_SIZE            0x00002000      /* Total Size of Environment Sector */
 168 /* #define ENV_CRC              0x8BF6F24B      XXX - FIXME: gets defined automatically */
 169
 170 #define CFG_MALLOC_LEN          (512 << 10)     /* Reserve 512 kB for malloc()  */
 171
 172 #define CFG_MEMTEST_START       0x00000000      /* memtest works on             */
 173 #define CFG_MEMTEST_END         0x04000000      /* 0 ... 32 MB in DRAM          */
 174
 175 #define CFG_EUMB_ADDR           0xFDF00000
 176
 177 #define CFG_FLASH_RANGE_BASE    0xFFC00000      /* flash memory address range   */
 178 #define CFG_FLASH_RANGE_SIZE    0x00400000
 179 #define FLASH_BASE0_PRELIM      0xFFF00000      /* sandpoint flash              */
 180 #define FLASH_BASE1_PRELIM      0xFF000000      /* PMC onboard flash            */
 181
 182 /*
 183  * select i2c support configuration
 184  *
 185  * Supported configurations are {none, software, hardware} drivers.
 186  * If the software driver is chosen, there are some additional
 187  * configuration items that the driver uses to drive the port pins.
 188  */
 189 #define CONFIG_HARD_I2C         1               /* To enable I2C support        */
 190 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
 191 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
 192 #define CFG_I2C_SLAVE           0x7F
 193
 194 #ifdef CONFIG_SOFT_I2C
 195 #error "Soft I2C is not configured properly.  Please review!"
 196 #define I2C_PORT                3               /* Port A=0, B=1, C=2, D=3 */
 197 #define I2C_ACTIVE              (iop->pdir |=  0x00010000)
 198 #define I2C_TRISTATE            (iop->pdir &= ~0x00010000)
 199 #define I2C_READ                ((iop->pdat & 0x00010000) != 0)
 200 #define I2C_SDA(bit)            if(bit) iop->pdat |=  0x00010000; \
 201                                 else    iop->pdat &= ~0x00010000
 202 #define I2C_SCL(bit)            if(bit) iop->pdat |=  0x00020000; \
 203                                 else    iop->pdat &= ~0x00020000
 204 #define I2C_DELAY               udelay(5)       /* 1/4 I2C clock duration */
 205 #endif /* CONFIG_SOFT_I2C */
 206
 207 #define CFG_I2C_EEPROM_ADDR     0x57            /* EEPROM IS24C02               */
 208 #define CFG_I2C_EEPROM_ADDR_LEN 1               /* Bytes of address             */
 209 #define CFG_EEPROM_PAGE_WRITE_BITS      3
 210 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
 211
 212 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 213 #define CFG_FLASH_BANKS         { FLASH_BASE0_PRELIM , FLASH_BASE1_PRELIM }
 214 #define CFG_DBUS_SIZE2          1
 215
 216 /*-----------------------------------------------------------------------
 217  * Definitions for initial stack pointer and data area (in DPRAM)
 218  */
 219
 220
 221  /*
 222  * NS16550 Configuration (internal DUART)
 223  */
 224  /*
 225  * Low Level Configuration Settings
 226  * (address mappings, register initial values, etc.)
 227  * You should know what you are doing if you make changes here.
 228  */
 229
 230 #define CONFIG_SYS_CLK_FREQ  33333333   /* external frequency to pll */
 231
 232 #define CFG_ROMNAL              0x0F    /*rom/flash next access time            */
 233 #define CFG_ROMFAL              0x1E    /*rom/flash access time                 */
 234
 235 #define CFG_REFINT      0x8F    /* no of clock cycles between CBR refresh cycles */
 236
 237 /* the following are for SDRAM only*/
 238 #define CFG_BSTOPRE     0x25C   /* Burst To Precharge, sets open page interval */
 239 #define CFG_REFREC              8       /* Refresh to activate interval         */
 240 #define CFG_RDLAT               4       /* data latency from read command       */
 241 #define CFG_PRETOACT            3       /* Precharge to activate interval       */
 242 #define CFG_ACTTOPRE            5       /* Activate to Precharge interval       */
 243 #define CFG_ACTORW              2       /* Activate to R/W                      */
 244 #define CFG_SDMODE_CAS_LAT      3       /* SDMODE CAS latency                   */
 245 #define CFG_SDMODE_WRAP         0       /* SDMODE wrap type                     */
 246
 247 #define CFG_REGISTERD_TYPE_BUFFER   1
 248 #define CFG_EXTROM 0
 249 #define CFG_REGDIMM 0
 250
 251
 252 /* memory bank settings*/
 253 /*
 254  * only bits 20-29 are actually used from these vales to set the
 255  * start/end address the upper two bits will be 0, and the lower 20
 256  * bits will be set to 0x00000 for a start address, or 0xfffff for an
 257  * end address
 258  */
 259 #define CFG_BANK0_START         0x00000000
 260 #define CFG_BANK0_END           0x01FFFFFF
 261 #define CFG_BANK0_ENABLE        1
 262 #define CFG_BANK1_START         0x02000000
 263 #define CFG_BANK1_END           0x02ffffff
 264 #define CFG_BANK1_ENABLE        0
 265 #define CFG_BANK2_START         0x03f00000
 266 #define CFG_BANK2_END           0x03ffffff
 267 #define CFG_BANK2_ENABLE        0
 268 #define CFG_BANK3_START         0x04000000
 269 #define CFG_BANK3_END           0x04ffffff
 270 #define CFG_BANK3_ENABLE        0
 271 #define CFG_BANK4_START         0x05000000
 272 #define CFG_BANK4_END           0x05FFFFFF
 273 #define CFG_BANK4_ENABLE        0
 274 #define CFG_BANK5_START         0x06000000
 275 #define CFG_BANK5_END           0x06FFFFFF
 276 #define CFG_BANK5_ENABLE        0
 277 #define CFG_BANK6_START         0x07000000
 278 #define CFG_BANK6_END           0x07FFFFFF
 279 #define CFG_BANK6_ENABLE        0
 280 #define CFG_BANK7_START         0x08000000
 281 #define CFG_BANK7_END           0x08FFFFFF
 282 #define CFG_BANK7_ENABLE        0
 283 /*
 284  * Memory bank enable bitmask, specifying which of the banks defined above
 285  are actually present. MSB is for bank #7, LSB is for bank #0.
 286  */
 287 #define CFG_BANK_ENABLE         0x01
 288
 289 #define CFG_ODCR                0xff    /* configures line driver impedances,   */
 290                                         /* see 8240 book for bit definitions    */
 291 #define CFG_PGMAX               0x32    /* how long the 8240 retains the        */
 292                                         /* currently accessed page in memory    */
 293                                         /* see 8240 book for details            */
 294
 295 /* SDRAM 0 - 256MB */
 296 #define CFG_IBAT0L      (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 297 #define CFG_IBAT0U      (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 298
 299 /* stack in DCACHE @ 1GB (no backing mem) */
 300 #if defined(USE_DINK32)
 301 #define CFG_IBAT1L      (0x40000000 | BATL_PP_00 )
 302 #define CFG_IBAT1U      (0x40000000 | BATU_BL_128K )
 303 #else
 304 #define CFG_IBAT1L      (CFG_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
 305 #define CFG_IBAT1U      (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 306 #endif
 307
 308 /* PCI memory */
 309 #define CFG_IBAT2L      (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 310 #define CFG_IBAT2U      (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 311
 312 /* Flash, config addrs, etc */
 313 #define CFG_IBAT3L      (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 314 #define CFG_IBAT3U      (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 315
 316 #define CFG_DBAT0L      CFG_IBAT0L
 317 #define CFG_DBAT0U      CFG_IBAT0U
 318 #define CFG_DBAT1L      CFG_IBAT1L
 319 #define CFG_DBAT1U      CFG_IBAT1U
 320 #define CFG_DBAT2L      CFG_IBAT2L
 321 #define CFG_DBAT2U      CFG_IBAT2U
 322 #define CFG_DBAT3L      CFG_IBAT3L
 323 #define CFG_DBAT3U      CFG_IBAT3U
 324
 325 /*
 326  * For booting Linux, the board info and command line data
 327  * have to be in the first 8 MB of memory, since this is
 328  * the maximum mapped by the Linux kernel during initialization.
 329  */
 330 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 331 /*-----------------------------------------------------------------------
 332  * FLASH organization
 333  */
 334 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 335 #define CFG_MAX_FLASH_SECT      20      /* max number of sectors on one chip    */
 336
 337 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 338 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 339
 340 #define CFG_FLASH_CHECKSUM
 341
 342 /*-----------------------------------------------------------------------
 343  * Cache Configuration
 344  */
 345 #define CFG_CACHELINE_SIZE      32      /* For MPC8240 CPU                      */
 346 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 347 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 348 #endif
 349
 350
 351 /*
 352  * Internal Definitions
 353  *
 354  * Boot Flags
 355  */
 356 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH     */
 357 #define BOOTFLAG_WARM           0x02    /* Software reboot                      */
 358
 359 /* values according to the manual */
 360
 361 #define CONFIG_DRAM_50MHZ       1
 362 #define CONFIG_SDRAM_50MHZ
 363
 364 #define CONFIG_DISK_SPINUP_TIME 1000000
 365
 366
 367 #endif  /* __CONFIG_H */