include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef LINUX_DMAENGINE_H
  22 #define LINUX_DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/err.h>
  26 #include <linux/uio.h>
  27 #include <linux/bug.h>
  28 #include <linux/scatterlist.h>
  29 #include <linux/bitmap.h>
  30 #include <linux/types.h>
  31 #include <asm/page.h>
  32
  33 /**
  34  * typedef dma_cookie_t - an opaque DMA cookie
  35  *
  36  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  37  */
  38 typedef s32 dma_cookie_t;
  39 #define DMA_MIN_COOKIE  1
  40
  41 static inline int dma_submit_error(dma_cookie_t cookie)
  42 {
  43         return cookie < 0 ? cookie : 0;
  44 }
  45
  46 /**
  47  * enum dma_status - DMA transaction status
  48  * @DMA_COMPLETE: transaction completed
  49  * @DMA_IN_PROGRESS: transaction not yet processed
  50  * @DMA_PAUSED: transaction is paused
  51  * @DMA_ERROR: transaction failed
  52  */
  53 enum dma_status {
  54         DMA_COMPLETE,
  55         DMA_IN_PROGRESS,
  56         DMA_PAUSED,
  57         DMA_ERROR,
  58 };
  59
  60 /**
  61  * enum dma_transaction_type - DMA transaction types/indexes
  62  *
  63  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  64  * automatically set as dma devices are registered.
  65  */
  66 enum dma_transaction_type {
  67         DMA_MEMCPY,
  68         DMA_XOR,
  69         DMA_PQ,
  70         DMA_XOR_VAL,
  71         DMA_PQ_VAL,
  72         DMA_INTERRUPT,
  73         DMA_SG,
  74         DMA_PRIVATE,
  75         DMA_ASYNC_TX,
  76         DMA_SLAVE,
  77         DMA_CYCLIC,
  78         DMA_INTERLEAVE,
  79 /* last transaction type for creation of the capabilities mask */
  80         DMA_TX_TYPE_END,
  81 };
  82
  83 /**
  84  * enum dma_transfer_direction - dma transfer mode and direction indicator
  85  * @DMA_MEM_TO_MEM: Async/Memcpy mode
  86  * @DMA_MEM_TO_DEV: Slave mode & From Memory to Device
  87  * @DMA_DEV_TO_MEM: Slave mode & From Device to Memory
  88  * @DMA_DEV_TO_DEV: Slave mode & From Device to Device
  89  */
  90 enum dma_transfer_direction {
  91         DMA_MEM_TO_MEM,
  92         DMA_MEM_TO_DEV,
  93         DMA_DEV_TO_MEM,
  94         DMA_DEV_TO_DEV,
  95         DMA_TRANS_NONE,
  96 };
  97
  98 /**
  99  * Interleaved Transfer Request
 100  * ----------------------------
 101  * A chunk is collection of contiguous bytes to be transfered.
 102  * The gap(in bytes) between two chunks is called inter-chunk-gap(ICG).
 103  * ICGs may or maynot change between chunks.
 104  * A FRAME is the smallest series of contiguous {chunk,icg} pairs,
 105  *  that when repeated an integral number of times, specifies the transfer.
 106  * A transfer template is specification of a Frame, the number of times
 107  *  it is to be repeated and other per-transfer attributes.
 108  *
 109  * Practically, a client driver would have ready a template for each
 110  *  type of transfer it is going to need during its lifetime and
 111  *  set only 'src_start' and 'dst_start' before submitting the requests.
 112  *
 113  *
 114  *  |      Frame-1        |       Frame-2       | ~ |       Frame-'numf'  |
 115  *  |====....==.===...=...|====....==.===...=...| ~ |====....==.===...=...|
 116  *
 117  *    ==  Chunk size
 118  *    ... ICG
 119  */
 120
 121 /**
 122  * struct data_chunk - Element of scatter-gather list that makes a frame.
 123  * @size: Number of bytes to read from source.
 124  *        size_dst := fn(op, size_src), so doesn't mean much for destination.
 125  * @icg: Number of bytes to jump after last src/dst address of this
 126  *       chunk and before first src/dst address for next chunk.
 127  *       Ignored for dst(assumed 0), if dst_inc is true and dst_sgl is false.
 128  *       Ignored for src(assumed 0), if src_inc is true and src_sgl is false.
 129  */
 130 struct data_chunk {
 131         size_t size;
 132         size_t icg;
 133 };
 134
 135 /**
 136  * struct dma_interleaved_template - Template to convey DMAC the transfer pattern
 137  *       and attributes.
 138  * @src_start: Bus address of source for the first chunk.
 139  * @dst_start: Bus address of destination for the first chunk.
 140  * @dir: Specifies the type of Source and Destination.
 141  * @src_inc: If the source address increments after reading from it.
 142  * @dst_inc: If the destination address increments after writing to it.
 143  * @src_sgl: If the 'icg' of sgl[] applies to Source (scattered read).
 144  *              Otherwise, source is read contiguously (icg ignored).
 145  *              Ignored if src_inc is false.
 146  * @dst_sgl: If the 'icg' of sgl[] applies to Destination (scattered write).
 147  *              Otherwise, destination is filled contiguously (icg ignored).
 148  *              Ignored if dst_inc is false.
 149  * @numf: Number of frames in this template.
 150  * @frame_size: Number of chunks in a frame i.e, size of sgl[].
 151  * @sgl: Array of {chunk,icg} pairs that make up a frame.
 152  */
 153 struct dma_interleaved_template {
 154         dma_addr_t src_start;
 155         dma_addr_t dst_start;
 156         enum dma_transfer_direction dir;
 157         bool src_inc;
 158         bool dst_inc;
 159         bool src_sgl;
 160         bool dst_sgl;
 161         size_t numf;
 162         size_t frame_size;
 163         struct data_chunk sgl[0];
 164 };
 165
 166 /**
 167  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
 168  *  control completion, and communicate status.
 169  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
 170  *  this transaction
 171  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
 172  *  acknowledges receipt, i.e. has has a chance to establish any dependency
 173  *  chains
 174  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
 175  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
 176  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
 177  *  sources that were the result of a previous operation, in the case of a PQ
 178  *  operation it continues the calculation with new sources
 179  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
 180  *  on the result of this operation
 181  */
 182 enum dma_ctrl_flags {
 183         DMA_PREP_INTERRUPT = (1 << 0),
 184         DMA_CTRL_ACK = (1 << 1),
 185         DMA_PREP_PQ_DISABLE_P = (1 << 2),
 186         DMA_PREP_PQ_DISABLE_Q = (1 << 3),
 187         DMA_PREP_CONTINUE = (1 << 4),
 188         DMA_PREP_FENCE = (1 << 5),
 189 };
 190
 191 /**
 192  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 193  * on a running channel.
 194  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 195  * @DMA_PAUSE: pause ongoing transfers
 196  * @DMA_RESUME: resume paused transfer
 197  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 198  * that need to runtime reconfigure the slave channels (as opposed to passing
 199  * configuration data in statically from the platform). An additional
 200  * argument of struct dma_slave_config must be passed in with this
 201  * command.
 202  */
 203 enum dma_ctrl_cmd {
 204         DMA_TERMINATE_ALL,
 205         DMA_PAUSE,
 206         DMA_RESUME,
 207         DMA_SLAVE_CONFIG,
 208 };
 209
 210 /**
 211  * enum sum_check_bits - bit position of pq_check_flags
 212  */
 213 enum sum_check_bits {
 214         SUM_CHECK_P = 0,
 215         SUM_CHECK_Q = 1,
 216 };
 217
 218 /**
 219  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 220  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 221  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 222  */
 223 enum sum_check_flags {
 224         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 225         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 226 };
 227
 228
 229 /**
 230  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 231  * See linux/cpumask.h
 232  */
 233 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 234
 235 /**
 236  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 237  * @memcpy_count: transaction counter
 238  * @bytes_transferred: byte counter
 239  */
 240
 241 struct dma_chan_percpu {
 242         /* stats */
 243         unsigned long memcpy_count;
 244         unsigned long bytes_transferred;
 245 };
 246
 247 /**
 248  * struct dma_chan - devices supply DMA channels, clients use them
 249  * @device: ptr to the dma device who supplies this channel, always !%NULL
 250  * @cookie: last cookie value returned to client
 251  * @completed_cookie: last completed cookie for this channel
 252  * @chan_id: channel ID for sysfs
 253  * @dev: class device for sysfs
 254  * @device_node: used to add this to the device chan list
 255  * @local: per-cpu pointer to a struct dma_chan_percpu
 256  * @client_count: how many clients are using this channel
 257  * @table_count: number of appearances in the mem-to-mem allocation table
 258  * @private: private data for certain client-channel associations
 259  */
 260 struct dma_chan {
 261         struct dma_device *device;
 262         dma_cookie_t cookie;
 263         dma_cookie_t completed_cookie;
 264
 265         /* sysfs */
 266         int chan_id;
 267         struct dma_chan_dev *dev;
 268
 269         struct list_head device_node;
 270         struct dma_chan_percpu __percpu *local;
 271         int client_count;
 272         int table_count;
 273         void *private;
 274 };
 275
 276 /**
 277  * struct dma_chan_dev - relate sysfs device node to backing channel device
 278  * @chan: driver channel device
 279  * @device: sysfs device
 280  * @dev_id: parent dma_device dev_id
 281  * @idr_ref: reference count to gate release of dma_device dev_id
 282  */
 283 struct dma_chan_dev {
 284         struct dma_chan *chan;
 285         struct device device;
 286         int dev_id;
 287         atomic_t *idr_ref;
 288 };
 289
 290 /**
 291  * enum dma_slave_buswidth - defines bus width of the DMA slave
 292  * device, source or target buses
 293  */
 294 enum dma_slave_buswidth {
 295         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 296         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 297         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 298         DMA_SLAVE_BUSWIDTH_3_BYTES = 3,
 299         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 300         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 301 };
 302
 303 /**
 304  * struct dma_slave_config - dma slave channel runtime config
 305  * @direction: whether the data shall go in or out on this slave
 306  * channel, right now. DMA_MEM_TO_DEV and DMA_DEV_TO_MEM are
 307  * legal values. DEPRECATED, drivers should use the direction argument
 308  * to the device_prep_slave_sg and device_prep_dma_cyclic functions or
 309  * the dir field in the dma_interleaved_template structure.
 310  * @src_addr: this is the physical address where DMA slave data
 311  * should be read (RX), if the source is memory this argument is
 312  * ignored.
 313  * @dst_addr: this is the physical address where DMA slave data
 314  * should be written (TX), if the source is memory this argument
 315  * is ignored.
 316  * @src_addr_width: this is the width in bytes of the source (RX)
 317  * register where DMA data shall be read. If the source
 318  * is memory this may be ignored depending on architecture.
 319  * Legal values: 1, 2, 4, 8.
 320  * @dst_addr_width: same as src_addr_width but for destination
 321  * target (TX) mutatis mutandis.
 322  * @src_maxburst: the maximum number of words (note: words, as in
 323  * units of the src_addr_width member, not bytes) that can be sent
 324  * in one burst to the device. Typically something like half the
 325  * FIFO depth on I/O peripherals so you don't overflow it. This
 326  * may or may not be applicable on memory sources.
 327  * @dst_maxburst: same as src_maxburst but for destination target
 328  * mutatis mutandis.
 329  * @device_fc: Flow Controller Settings. Only valid for slave channels. Fill
 330  * with 'true' if peripheral should be flow controller. Direction will be
 331  * selected at Runtime.
 332  * @slave_id: Slave requester id. Only valid for slave channels. The dma
 333  * slave peripheral will have unique id as dma requester which need to be
 334  * pass as slave config.
 335  *
 336  * This struct is passed in as configuration data to a DMA engine
 337  * in order to set up a certain channel for DMA transport at runtime.
 338  * The DMA device/engine has to provide support for an additional
 339  * command in the channel config interface, DMA_SLAVE_CONFIG
 340  * and this struct will then be passed in as an argument to the
 341  * DMA engine device_control() function.
 342  *
 343  * The rationale for adding configuration information to this struct is as
 344  * follows: if it is likely that more than one DMA slave controllers in
 345  * the world will support the configuration option, then make it generic.
 346  * If not: if it is fixed so that it be sent in static from the platform
 347  * data, then prefer to do that.
 348  */
 349 struct dma_slave_config {
 350         enum dma_transfer_direction direction;
 351         dma_addr_t src_addr;
 352         dma_addr_t dst_addr;
 353         enum dma_slave_buswidth src_addr_width;
 354         enum dma_slave_buswidth dst_addr_width;
 355         u32 src_maxburst;
 356         u32 dst_maxburst;
 357         bool device_fc;
 358         unsigned int slave_id;
 359 };
 360
 361 /**
 362  * enum dma_residue_granularity - Granularity of the reported transfer residue
 363  * @DMA_RESIDUE_GRANULARITY_DESCRIPTOR: Residue reporting is not support. The
 364  *  DMA channel is only able to tell whether a descriptor has been completed or
 365  *  not, which means residue reporting is not supported by this channel. The
 366  *  residue field of the dma_tx_state field will always be 0.
 367  * @DMA_RESIDUE_GRANULARITY_SEGMENT: Residue is updated after each successfully
 368  *  completed segment of the transfer (For cyclic transfers this is after each
 369  *  period). This is typically implemented by having the hardware generate an
 370  *  interrupt after each transferred segment and then the drivers updates the
 371  *  outstanding residue by the size of the segment. Another possibility is if
 372  *  the hardware supports scatter-gather and the segment descriptor has a field
 373  *  which gets set after the segment has been completed. The driver then counts
 374  *  the number of segments without the flag set to compute the residue.
 375  * @DMA_RESIDUE_GRANULARITY_BURST: Residue is updated after each transferred
 376  *  burst. This is typically only supported if the hardware has a progress
 377  *  register of some sort (E.g. a register with the current read/write address
 378  *  or a register with the amount of bursts/beats/bytes that have been
 379  *  transferred or still need to be transferred).
 380  */
 381 enum dma_residue_granularity {
 382         DMA_RESIDUE_GRANULARITY_DESCRIPTOR = 0,
 383         DMA_RESIDUE_GRANULARITY_SEGMENT = 1,
 384         DMA_RESIDUE_GRANULARITY_BURST = 2,
 385 };
 386
 387 /* struct dma_slave_caps - expose capabilities of a slave channel only
 388  *
 389  * @src_addr_widths: bit mask of src addr widths the channel supports
 390  * @dstn_addr_widths: bit mask of dstn addr widths the channel supports
 391  * @directions: bit mask of slave direction the channel supported
 392  *      since the enum dma_transfer_direction is not defined as bits for each
 393  *      type of direction, the dma controller should fill (1 << <TYPE>) and same
 394  *      should be checked by controller as well
 395  * @cmd_pause: true, if pause and thereby resume is supported
 396  * @cmd_terminate: true, if terminate cmd is supported
 397  * @residue_granularity: granularity of the reported transfer residue
 398  */
 399 struct dma_slave_caps {
 400         u32 src_addr_widths;
 401         u32 dstn_addr_widths;
 402         u32 directions;
 403         bool cmd_pause;
 404         bool cmd_terminate;
 405         enum dma_residue_granularity residue_granularity;
 406 };
 407
 408 static inline const char *dma_chan_name(struct dma_chan *chan)
 409 {
 410         return dev_name(&chan->dev->device);
 411 }
 412
 413 void dma_chan_cleanup(struct kref *kref);
 414
 415 /**
 416  * typedef dma_filter_fn - callback filter for dma_request_channel
 417  * @chan: channel to be reviewed
 418  * @filter_param: opaque parameter passed through dma_request_channel
 419  *
 420  * When this optional parameter is specified in a call to dma_request_channel a
 421  * suitable channel is passed to this routine for further dispositioning before
 422  * being returned.  Where 'suitable' indicates a non-busy channel that
 423  * satisfies the given capability mask.  It returns 'true' to indicate that the
 424  * channel is suitable.
 425  */
 426 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 427
 428 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 429
 430 struct dmaengine_unmap_data {
 431         u8 map_cnt;
 432         u8 to_cnt;
 433         u8 from_cnt;
 434         u8 bidi_cnt;
 435         struct device *dev;
 436         struct kref kref;
 437         size_t len;
 438         dma_addr_t addr[0];
 439 };
 440
 441 /**
 442  * struct dma_async_tx_descriptor - async transaction descriptor
 443  * ---dma generic offload fields---
 444  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 445  *      this tx is sitting on a dependency list
 446  * @flags: flags to augment operation preparation, control completion, and
 447  *      communicate status
 448  * @phys: physical address of the descriptor
 449  * @chan: target channel for this operation
 450  * @tx_submit: accept the descriptor, assign ordered cookie and mark the
 451  * descriptor pending. To be pushed on .issue_pending() call
 452  * @callback: routine to call after this operation is complete
 453  * @callback_param: general parameter to pass to the callback routine
 454  * ---async_tx api specific fields---
 455  * @next: at completion submit this descriptor
 456  * @parent: pointer to the next level up in the dependency chain
 457  * @lock: protect the parent and next pointers
 458  */
 459 struct dma_async_tx_descriptor {
 460         dma_cookie_t cookie;
 461         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 462         dma_addr_t phys;
 463         struct dma_chan *chan;
 464         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 465         dma_async_tx_callback callback;
 466         void *callback_param;
 467         struct dmaengine_unmap_data *unmap;
 468 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 469         struct dma_async_tx_descriptor *next;
 470         struct dma_async_tx_descriptor *parent;
 471         spinlock_t lock;
 472 #endif
 473 };
 474
 475 #ifdef CONFIG_DMA_ENGINE
 476 static inline void dma_set_unmap(struct dma_async_tx_descriptor *tx,
 477                                  struct dmaengine_unmap_data *unmap)
 478 {
 479         kref_get(&unmap->kref);
 480         tx->unmap = unmap;
 481 }
 482
 483 struct dmaengine_unmap_data *
 484 dmaengine_get_unmap_data(struct device *dev, int nr, gfp_t flags);
 485 void dmaengine_unmap_put(struct dmaengine_unmap_data *unmap);
 486 #else
 487 static inline void dma_set_unmap(struct dma_async_tx_descriptor *tx,
 488                                  struct dmaengine_unmap_data *unmap)
 489 {
 490 }
 491 static inline struct dmaengine_unmap_data *
 492 dmaengine_get_unmap_data(struct device *dev, int nr, gfp_t flags)
 493 {
 494         return NULL;
 495 }
 496 static inline void dmaengine_unmap_put(struct dmaengine_unmap_data *unmap)
 497 {
 498 }
 499 #endif
 500
 501 static inline void dma_descriptor_unmap(struct dma_async_tx_descriptor *tx)
 502 {
 503         if (tx->unmap) {
 504                 dmaengine_unmap_put(tx->unmap);
 505                 tx->unmap = NULL;
 506         }
 507 }
 508
 509 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 510 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 511 {
 512 }
 513 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 514 {
 515 }
 516 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 517 {
 518         BUG();
 519 }
 520 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 521 {
 522 }
 523 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 524 {
 525 }
 526 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 527 {
 528         return NULL;
 529 }
 530 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 531 {
 532         return NULL;
 533 }
 534
 535 #else
 536 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 537 {
 538         spin_lock_bh(&txd->lock);
 539 }
 540 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 541 {
 542         spin_unlock_bh(&txd->lock);
 543 }
 544 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 545 {
 546         txd->next = next;
 547         next->parent = txd;
 548 }
 549 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 550 {
 551         txd->parent = NULL;
 552 }
 553 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 554 {
 555         txd->next = NULL;
 556 }
 557 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 558 {
 559         return txd->parent;
 560 }
 561 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 562 {
 563         return txd->next;
 564 }
 565 #endif
 566
 567 /**
 568  * struct dma_tx_state - filled in to report the status of
 569  * a transfer.
 570  * @last: last completed DMA cookie
 571  * @used: last issued DMA cookie (i.e. the one in progress)
 572  * @residue: the remaining number of bytes left to transmit
 573  *      on the selected transfer for states DMA_IN_PROGRESS and
 574  *      DMA_PAUSED if this is implemented in the driver, else 0
 575  */
 576 struct dma_tx_state {
 577         dma_cookie_t last;
 578         dma_cookie_t used;
 579         u32 residue;
 580 };
 581
 582 /**
 583  * struct dma_device - info on the entity supplying DMA services
 584  * @chancnt: how many DMA channels are supported
 585  * @privatecnt: how many DMA channels are requested by dma_request_channel
 586  * @channels: the list of struct dma_chan
 587  * @global_node: list_head for global dma_device_list
 588  * @cap_mask: one or more dma_capability flags
 589  * @max_xor: maximum number of xor sources, 0 if no capability
 590  * @max_pq: maximum number of PQ sources and PQ-continue capability
 591  * @copy_align: alignment shift for memcpy operations
 592  * @xor_align: alignment shift for xor operations
 593  * @pq_align: alignment shift for pq operations
 594  * @fill_align: alignment shift for memset operations
 595  * @dev_id: unique device ID
 596  * @dev: struct device reference for dma mapping api
 597  * @device_alloc_chan_resources: allocate resources and return the
 598  *      number of allocated descriptors
 599  * @device_free_chan_resources: release DMA channel's resources
 600  * @device_prep_dma_memcpy: prepares a memcpy operation
 601  * @device_prep_dma_xor: prepares a xor operation
 602  * @device_prep_dma_xor_val: prepares a xor validation operation
 603  * @device_prep_dma_pq: prepares a pq operation
 604  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 605  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 606  * @device_prep_slave_sg: prepares a slave dma operation
 607  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 608  *      The function takes a buffer of size buf_len. The callback function will
 609  *      be called after period_len bytes have been transferred.
 610  * @device_prep_interleaved_dma: Transfer expression in a generic way.
 611  * @device_control: manipulate all pending operations on a channel, returns
 612  *      zero or error code
 613  * @device_tx_status: poll for transaction completion, the optional
 614  *      txstate parameter can be supplied with a pointer to get a
 615  *      struct with auxiliary transfer status information, otherwise the call
 616  *      will just return a simple status code
 617  * @device_issue_pending: push pending transactions to hardware
 618  * @device_slave_caps: return the slave channel capabilities
 619  */
 620 struct dma_device {
 621
 622         unsigned int chancnt;
 623         unsigned int privatecnt;
 624         struct list_head channels;
 625         struct list_head global_node;
 626         dma_cap_mask_t  cap_mask;
 627         unsigned short max_xor;
 628         unsigned short max_pq;
 629         u8 copy_align;
 630         u8 xor_align;
 631         u8 pq_align;
 632         u8 fill_align;
 633         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 634
 635         int dev_id;
 636         struct device *dev;
 637
 638         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 639         void (*device_free_chan_resources)(struct dma_chan *chan);
 640
 641         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 642                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 643                 size_t len, unsigned long flags);
 644         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 645                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 646                 unsigned int src_cnt, size_t len, unsigned long flags);
 647         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 648                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 649                 size_t len, enum sum_check_flags *result, unsigned long flags);
 650         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 651                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 652                 unsigned int src_cnt, const unsigned char *scf,
 653                 size_t len, unsigned long flags);
 654         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 655                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 656                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 657                 enum sum_check_flags *pqres, unsigned long flags);
 658         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 659                 struct dma_chan *chan, unsigned long flags);
 660         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 661                 struct dma_chan *chan,
 662                 struct scatterlist *dst_sg, unsigned int dst_nents,
 663                 struct scatterlist *src_sg, unsigned int src_nents,
 664                 unsigned long flags);
 665
 666         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 667                 struct dma_chan *chan, struct scatterlist *sgl,
 668                 unsigned int sg_len, enum dma_transfer_direction direction,
 669                 unsigned long flags, void *context);
 670         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 671                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 672                 size_t period_len, enum dma_transfer_direction direction,
 673                 unsigned long flags);
 674         struct dma_async_tx_descriptor *(*device_prep_interleaved_dma)(
 675                 struct dma_chan *chan, struct dma_interleaved_template *xt,
 676                 unsigned long flags);
 677         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 678                 unsigned long arg);
 679
 680         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 681                                             dma_cookie_t cookie,
 682                                             struct dma_tx_state *txstate);
 683         void (*device_issue_pending)(struct dma_chan *chan);
 684         int (*device_slave_caps)(struct dma_chan *chan, struct dma_slave_caps *caps);
 685 };
 686
 687 static inline int dmaengine_device_control(struct dma_chan *chan,
 688                                            enum dma_ctrl_cmd cmd,
 689                                            unsigned long arg)
 690 {
 691         if (chan->device->device_control)
 692                 return chan->device->device_control(chan, cmd, arg);
 693
 694         return -ENOSYS;
 695 }
 696
 697 static inline int dmaengine_slave_config(struct dma_chan *chan,
 698                                           struct dma_slave_config *config)
 699 {
 700         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 701                         (unsigned long)config);
 702 }
 703
 704 static inline bool is_slave_direction(enum dma_transfer_direction direction)
 705 {
 706         return (direction == DMA_MEM_TO_DEV) || (direction == DMA_DEV_TO_MEM);
 707 }
 708
 709 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
 710         struct dma_chan *chan, dma_addr_t buf, size_t len,
 711         enum dma_transfer_direction dir, unsigned long flags)
 712 {
 713         struct scatterlist sg;
 714         sg_init_table(&sg, 1);
 715         sg_dma_address(&sg) = buf;
 716         sg_dma_len(&sg) = len;
 717
 718         return chan->device->device_prep_slave_sg(chan, &sg, 1,
 719                                                   dir, flags, NULL);
 720 }
 721
 722 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_sg(
 723         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
 724         enum dma_transfer_direction dir, unsigned long flags)
 725 {
 726         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
 727                                                   dir, flags, NULL);
 728 }
 729
 730 #ifdef CONFIG_RAPIDIO_DMA_ENGINE
 731 struct rio_dma_ext;
 732 static inline struct dma_async_tx_descriptor *dmaengine_prep_rio_sg(
 733         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
 734         enum dma_transfer_direction dir, unsigned long flags,
 735         struct rio_dma_ext *rio_ext)
 736 {
 737         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
 738                                                   dir, flags, rio_ext);
 739 }
 740 #endif
 741
 742 static inline struct dma_async_tx_descriptor *dmaengine_prep_dma_cyclic(
 743                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 744                 size_t period_len, enum dma_transfer_direction dir,
 745                 unsigned long flags)
 746 {
 747         return chan->device->device_prep_dma_cyclic(chan, buf_addr, buf_len,
 748                                                 period_len, dir, flags);
 749 }
 750
 751 static inline struct dma_async_tx_descriptor *dmaengine_prep_interleaved_dma(
 752                 struct dma_chan *chan, struct dma_interleaved_template *xt,
 753                 unsigned long flags)
 754 {
 755         return chan->device->device_prep_interleaved_dma(chan, xt, flags);
 756 }
 757
 758 static inline struct dma_async_tx_descriptor *dmaengine_prep_dma_sg(
 759                 struct dma_chan *chan,
 760                 struct scatterlist *dst_sg, unsigned int dst_nents,
 761                 struct scatterlist *src_sg, unsigned int src_nents,
 762                 unsigned long flags)
 763 {
 764         return chan->device->device_prep_dma_sg(chan, dst_sg, dst_nents,
 765                         src_sg, src_nents, flags);
 766 }
 767
 768 static inline int dma_get_slave_caps(struct dma_chan *chan, struct dma_slave_caps *caps)
 769 {
 770         if (!chan || !caps)
 771                 return -EINVAL;
 772
 773         /* check if the channel supports slave transactions */
 774         if (!test_bit(DMA_SLAVE, chan->device->cap_mask.bits))
 775                 return -ENXIO;
 776
 777         if (chan->device->device_slave_caps)
 778                 return chan->device->device_slave_caps(chan, caps);
 779
 780         return -ENXIO;
 781 }
 782
 783 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 784 {
 785         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 786 }
 787
 788 static inline int dmaengine_pause(struct dma_chan *chan)
 789 {
 790         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 791 }
 792
 793 static inline int dmaengine_resume(struct dma_chan *chan)
 794 {
 795         return dmaengine_device_control(chan, DMA_RESUME, 0);
 796 }
 797
 798 static inline enum dma_status dmaengine_tx_status(struct dma_chan *chan,
 799         dma_cookie_t cookie, struct dma_tx_state *state)
 800 {
 801         return chan->device->device_tx_status(chan, cookie, state);
 802 }
 803
 804 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 805 {
 806         return desc->tx_submit(desc);
 807 }
 808
 809 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 810 {
 811         size_t mask;
 812
 813         if (!align)
 814                 return true;
 815         mask = (1 << align) - 1;
 816         if (mask & (off1 | off2 | len))
 817                 return false;
 818         return true;
 819 }
 820
 821 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 822                                        size_t off2, size_t len)
 823 {
 824         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 825 }
 826
 827 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 828                                       size_t off2, size_t len)
 829 {
 830         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 831 }
 832
 833 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 834                                      size_t off2, size_t len)
 835 {
 836         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 837 }
 838
 839 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 840                                        size_t off2, size_t len)
 841 {
 842         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 843 }
 844
 845 static inline void
 846 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 847 {
 848         dma->max_pq = maxpq;
 849         if (has_pq_continue)
 850                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 851 }
 852
 853 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 854 {
 855         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 856 }
 857
 858 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 859 {
 860         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 861
 862         return (flags & mask) == mask;
 863 }
 864
 865 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 866 {
 867         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 868 }
 869
 870 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 871 {
 872         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 873 }
 874
 875 /* dma_maxpq - reduce maxpq in the face of continued operations
 876  * @dma - dma device with PQ capability
 877  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 878  *
 879  * When an engine does not support native continuation we need 3 extra
 880  * source slots to reuse P and Q with the following coefficients:
 881  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 882  * 2/ {01} * Q : use Q to continue Q' calculation
 883  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 884  *
 885  * In the case where P is disabled we only need 1 extra source:
 886  * 1/ {01} * Q : use Q to continue Q' calculation
 887  */
 888 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 889 {
 890         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 891                 return dma_dev_to_maxpq(dma);
 892         else if (dmaf_p_disabled_continue(flags))
 893                 return dma_dev_to_maxpq(dma) - 1;
 894         else if (dmaf_continue(flags))
 895                 return dma_dev_to_maxpq(dma) - 3;
 896         BUG();
 897 }
 898
 899 /* --- public DMA engine API --- */
 900
 901 #ifdef CONFIG_DMA_ENGINE
 902 void dmaengine_get(void);
 903 void dmaengine_put(void);
 904 #else
 905 static inline void dmaengine_get(void)
 906 {
 907 }
 908 static inline void dmaengine_put(void)
 909 {
 910 }
 911 #endif
 912
 913 #ifdef CONFIG_ASYNC_TX_DMA
 914 #define async_dmaengine_get()   dmaengine_get()
 915 #define async_dmaengine_put()   dmaengine_put()
 916 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 917 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 918 #else
 919 #define async_dma_find_channel(type) dma_find_channel(type)
 920 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 921 #else
 922 static inline void async_dmaengine_get(void)
 923 {
 924 }
 925 static inline void async_dmaengine_put(void)
 926 {
 927 }
 928 static inline struct dma_chan *
 929 async_dma_find_channel(enum dma_transaction_type type)
 930 {
 931         return NULL;
 932 }
 933 #endif /* CONFIG_ASYNC_TX_DMA */
 934 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 935                                   struct dma_chan *chan);
 936
 937 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 938 {
 939         tx->flags |= DMA_CTRL_ACK;
 940 }
 941
 942 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 943 {
 944         tx->flags &= ~DMA_CTRL_ACK;
 945 }
 946
 947 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 948 {
 949         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 950 }
 951
 952 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 953 static inline void
 954 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 955 {
 956         set_bit(tx_type, dstp->bits);
 957 }
 958
 959 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 960 static inline void
 961 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 962 {
 963         clear_bit(tx_type, dstp->bits);
 964 }
 965
 966 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 967 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 968 {
 969         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 970 }
 971
 972 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 973 static inline int
 974 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 975 {
 976         return test_bit(tx_type, srcp->bits);
 977 }
 978
 979 #define for_each_dma_cap_mask(cap, mask) \
 980         for_each_set_bit(cap, mask.bits, DMA_TX_TYPE_END)
 981
 982 /**
 983  * dma_async_issue_pending - flush pending transactions to HW
 984  * @chan: target DMA channel
 985  *
 986  * This allows drivers to push copies to HW in batches,
 987  * reducing MMIO writes where possible.
 988  */
 989 static inline void dma_async_issue_pending(struct dma_chan *chan)
 990 {
 991         chan->device->device_issue_pending(chan);
 992 }
 993
 994 /**
 995  * dma_async_is_tx_complete - poll for transaction completion
 996  * @chan: DMA channel
 997  * @cookie: transaction identifier to check status of
 998  * @last: returns last completed cookie, can be NULL
 999  * @used: returns last issued cookie, can be NULL
1000  *
1001  * If @last and @used are passed in, upon return they reflect the driver
1002  * internal state and can be used with dma_async_is_complete() to check
1003  * the status of multiple cookies without re-checking hardware state.
1004  */
1005 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
1006         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
1007 {
1008         struct dma_tx_state state;
1009         enum dma_status status;
1010
1011         status = chan->device->device_tx_status(chan, cookie, &state);
1012         if (last)
1013                 *last = state.last;
1014         if (used)
1015                 *used = state.used;
1016         return status;
1017 }
1018
1019 /**
1020  * dma_async_is_complete - test a cookie against chan state
1021  * @cookie: transaction identifier to test status of
1022  * @last_complete: last know completed transaction
1023  * @last_used: last cookie value handed out
1024  *
1025  * dma_async_is_complete() is used in dma_async_is_tx_complete()
1026  * the test logic is separated for lightweight testing of multiple cookies
1027  */
1028 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
1029                         dma_cookie_t last_complete, dma_cookie_t last_used)
1030 {
1031         if (last_complete <= last_used) {
1032                 if ((cookie <= last_complete) || (cookie > last_used))
1033                         return DMA_COMPLETE;
1034         } else {
1035                 if ((cookie <= last_complete) && (cookie > last_used))
1036                         return DMA_COMPLETE;
1037         }
1038         return DMA_IN_PROGRESS;
1039 }
1040
1041 static inline void
1042 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
1043 {
1044         if (st) {
1045                 st->last = last;
1046                 st->used = used;
1047                 st->residue = residue;
1048         }
1049 }
1050
1051 #ifdef CONFIG_DMA_ENGINE
1052 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
1053 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
1054 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
1055 void dma_issue_pending_all(void);
1056 struct dma_chan *__dma_request_channel(const dma_cap_mask_t *mask,
1057                                         dma_filter_fn fn, void *fn_param);
1058 struct dma_chan *dma_request_slave_channel_reason(struct device *dev,
1059                                                   const char *name);
1060 struct dma_chan *dma_request_slave_channel(struct device *dev, const char *name);
1061 void dma_release_channel(struct dma_chan *chan);
1062 #else
1063 static inline struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type)
1064 {
1065         return NULL;
1066 }
1067 static inline enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie)
1068 {
1069         return DMA_COMPLETE;
1070 }
1071 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
1072 {
1073         return DMA_COMPLETE;
1074 }
1075 static inline void dma_issue_pending_all(void)
1076 {
1077 }
1078 static inline struct dma_chan *__dma_request_channel(const dma_cap_mask_t *mask,
1079                                               dma_filter_fn fn, void *fn_param)
1080 {
1081         return NULL;
1082 }
1083 static inline struct dma_chan *dma_request_slave_channel_reason(
1084                                         struct device *dev, const char *name)
1085 {
1086         return ERR_PTR(-ENODEV);
1087 }
1088 static inline struct dma_chan *dma_request_slave_channel(struct device *dev,
1089                                                          const char *name)
1090 {
1091         return NULL;
1092 }
1093 static inline void dma_release_channel(struct dma_chan *chan)
1094 {
1095 }
1096 #endif
1097
1098 /* --- DMA device --- */
1099
1100 int dma_async_device_register(struct dma_device *device);
1101 void dma_async_device_unregister(struct dma_device *device);
1102 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
1103 struct dma_chan *dma_get_slave_channel(struct dma_chan *chan);
1104 struct dma_chan *dma_get_any_slave_channel(struct dma_device *device);
1105 struct dma_chan *net_dma_find_channel(void);
1106 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
1107 #define dma_request_slave_channel_compat(mask, x, y, dev, name) \
1108         __dma_request_slave_channel_compat(&(mask), x, y, dev, name)
1109
1110 static inline struct dma_chan
1111 *__dma_request_slave_channel_compat(const dma_cap_mask_t *mask,
1112                                   dma_filter_fn fn, void *fn_param,
1113                                   struct device *dev, char *name)
1114 {
1115         struct dma_chan *chan;
1116
1117         chan = dma_request_slave_channel(dev, name);
1118         if (chan)
1119                 return chan;
1120
1121         return __dma_request_channel(mask, fn, fn_param);
1122 }
1123
1124 /* --- Helper iov-locking functions --- */
1125
1126 struct dma_page_list {
1127         char __user *base_address;
1128         int nr_pages;
1129         struct page **pages;
1130 };
1131
1132 struct dma_pinned_list {
1133         int nr_iovecs;
1134         struct dma_page_list page_list[0];
1135 };
1136
1137 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
1138 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
1139
1140 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
1141         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
1142 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
1143         struct dma_pinned_list *pinned_list, struct page *page,
1144         unsigned int offset, size_t len);
1145
1146 #endif /* DMAENGINE_H */