sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base
   4  *                for Intel HD Audio.
   5  *
   6  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   7  *
   8  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   9  *                     PeiSen Hou <pshou@realtek.com.tw>
  10  *
  11  *  This program is free software; you can redistribute it and/or modify it
  12  *  under the terms of the GNU General Public License as published by the Free
  13  *  Software Foundation; either version 2 of the License, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful, but WITHOUT
  17  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  18  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  19  *  more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License along with
  22  *  this program; if not, write to the Free Software Foundation, Inc., 59
  23  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  24  *
  25  *  CONTACTS:
  26  *
  27  *  Matt Jared          matt.jared@intel.com
  28  *  Andy Kopp           andy.kopp@intel.com
  29  *  Dan Kogan           dan.d.kogan@intel.com
  30  *
  31  *  CHANGES:
  32  *
  33  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  34  *
  35  */
  36
  37 #include <sound/driver.h>
  38 #include <asm/io.h>
  39 #include <linux/delay.h>
  40 #include <linux/interrupt.h>
  41 #include <linux/kernel.h>
  42 #include <linux/module.h>
  43 #include <linux/moduleparam.h>
  44 #include <linux/init.h>
  45 #include <linux/slab.h>
  46 #include <linux/pci.h>
  47 #include <linux/mutex.h>
  48 #include <sound/core.h>
  49 #include <sound/initval.h>
  50 #include "hda_codec.h"
  51
  52
  53 static int index[SNDRV_CARDS] = SNDRV_DEFAULT_IDX;
  54 static char *id[SNDRV_CARDS] = SNDRV_DEFAULT_STR;
  55 static int enable[SNDRV_CARDS] = SNDRV_DEFAULT_ENABLE_PNP;
  56 static char *model[SNDRV_CARDS];
  57 static int position_fix[SNDRV_CARDS];
  58 static int probe_mask[SNDRV_CARDS] = {[0 ... (SNDRV_CARDS-1)] = -1};
  59 static int single_cmd;
  60 static int enable_msi;
  61
  62 module_param_array(index, int, NULL, 0444);
  63 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  64 module_param_array(id, charp, NULL, 0444);
  65 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  66 module_param_array(enable, bool, NULL, 0444);
  67 MODULE_PARM_DESC(enable, "Enable Intel HD audio interface.");
  68 module_param_array(model, charp, NULL, 0444);
  69 MODULE_PARM_DESC(model, "Use the given board model.");
  70 module_param_array(position_fix, int, NULL, 0444);
  71 MODULE_PARM_DESC(position_fix, "Fix DMA pointer "
  72                  "(0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  73 module_param_array(probe_mask, int, NULL, 0444);
  74 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  75 module_param(single_cmd, bool, 0444);
  76 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs "
  77                  "(for debugging only).");
  78 module_param(enable_msi, int, 0444);
  79 MODULE_PARM_DESC(enable_msi, "Enable Message Signaled Interrupt (MSI)");
  80
  81 #ifdef CONFIG_SND_HDA_POWER_SAVE
  82 /* power_save option is defined in hda_codec.c */
  83
  84 /* reset the HD-audio controller in power save mode.
  85  * this may give more power-saving, but will take longer time to
  86  * wake up.
  87  */
  88 static int power_save_controller = 1;
  89 module_param(power_save_controller, bool, 0644);
  90 MODULE_PARM_DESC(power_save_controller, "Reset controller in power save mode.");
  91 #endif
  92
  93 MODULE_LICENSE("GPL");
  94 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  95                          "{Intel, ICH6M},"
  96                          "{Intel, ICH7},"
  97                          "{Intel, ESB2},"
  98                          "{Intel, ICH8},"
  99                          "{Intel, ICH9},"
 100                          "{ATI, SB450},"
 101                          "{ATI, SB600},"
 102                          "{ATI, RS600},"
 103                          "{ATI, RS690},"
 104                          "{ATI, RS780},"
 105                          "{ATI, R600},"
 106                          "{ATI, RV630},"
 107                          "{ATI, RV610},"
 108                          "{ATI, RV670},"
 109                          "{ATI, RV635},"
 110                          "{ATI, RV620},"
 111                          "{ATI, RV770},"
 112                          "{VIA, VT8251},"
 113                          "{VIA, VT8237A},"
 114                          "{SiS, SIS966},"
 115                          "{ULI, M5461}}");
 116 MODULE_DESCRIPTION("Intel HDA driver");
 117
 118 #define SFX     "hda-intel: "
 119
 120
 121 /*
 122  * registers
 123  */
 124 #define ICH6_REG_GCAP                   0x00
 125 #define ICH6_REG_VMIN                   0x02
 126 #define ICH6_REG_VMAJ                   0x03
 127 #define ICH6_REG_OUTPAY                 0x04
 128 #define ICH6_REG_INPAY                  0x06
 129 #define ICH6_REG_GCTL                   0x08
 130 #define ICH6_REG_WAKEEN                 0x0c
 131 #define ICH6_REG_STATESTS               0x0e
 132 #define ICH6_REG_GSTS                   0x10
 133 #define ICH6_REG_INTCTL                 0x20
 134 #define ICH6_REG_INTSTS                 0x24
 135 #define ICH6_REG_WALCLK                 0x30
 136 #define ICH6_REG_SYNC                   0x34
 137 #define ICH6_REG_CORBLBASE              0x40
 138 #define ICH6_REG_CORBUBASE              0x44
 139 #define ICH6_REG_CORBWP                 0x48
 140 #define ICH6_REG_CORBRP                 0x4A
 141 #define ICH6_REG_CORBCTL                0x4c
 142 #define ICH6_REG_CORBSTS                0x4d
 143 #define ICH6_REG_CORBSIZE               0x4e
 144
 145 #define ICH6_REG_RIRBLBASE              0x50
 146 #define ICH6_REG_RIRBUBASE              0x54
 147 #define ICH6_REG_RIRBWP                 0x58
 148 #define ICH6_REG_RINTCNT                0x5a
 149 #define ICH6_REG_RIRBCTL                0x5c
 150 #define ICH6_REG_RIRBSTS                0x5d
 151 #define ICH6_REG_RIRBSIZE               0x5e
 152
 153 #define ICH6_REG_IC                     0x60
 154 #define ICH6_REG_IR                     0x64
 155 #define ICH6_REG_IRS                    0x68
 156 #define   ICH6_IRS_VALID        (1<<1)
 157 #define   ICH6_IRS_BUSY         (1<<0)
 158
 159 #define ICH6_REG_DPLBASE                0x70
 160 #define ICH6_REG_DPUBASE                0x74
 161 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 162
 163 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 164 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 165
 166 /* stream register offsets from stream base */
 167 #define ICH6_REG_SD_CTL                 0x00
 168 #define ICH6_REG_SD_STS                 0x03
 169 #define ICH6_REG_SD_LPIB                0x04
 170 #define ICH6_REG_SD_CBL                 0x08
 171 #define ICH6_REG_SD_LVI                 0x0c
 172 #define ICH6_REG_SD_FIFOW               0x0e
 173 #define ICH6_REG_SD_FIFOSIZE            0x10
 174 #define ICH6_REG_SD_FORMAT              0x12
 175 #define ICH6_REG_SD_BDLPL               0x18
 176 #define ICH6_REG_SD_BDLPU               0x1c
 177
 178 /* PCI space */
 179 #define ICH6_PCIREG_TCSEL       0x44
 180
 181 /*
 182  * other constants
 183  */
 184
 185 /* max number of SDs */
 186 /* ICH, ATI and VIA have 4 playback and 4 capture */
 187 #define ICH6_CAPTURE_INDEX      0
 188 #define ICH6_NUM_CAPTURE        4
 189 #define ICH6_PLAYBACK_INDEX     4
 190 #define ICH6_NUM_PLAYBACK       4
 191
 192 /* ULI has 6 playback and 5 capture */
 193 #define ULI_CAPTURE_INDEX       0
 194 #define ULI_NUM_CAPTURE         5
 195 #define ULI_PLAYBACK_INDEX      5
 196 #define ULI_NUM_PLAYBACK        6
 197
 198 /* ATI HDMI has 1 playback and 0 capture */
 199 #define ATIHDMI_CAPTURE_INDEX   0
 200 #define ATIHDMI_NUM_CAPTURE     0
 201 #define ATIHDMI_PLAYBACK_INDEX  0
 202 #define ATIHDMI_NUM_PLAYBACK    1
 203
 204 /* this number is statically defined for simplicity */
 205 #define MAX_AZX_DEV             16
 206
 207 /* max number of fragments - we may use more if allocating more pages for BDL */
 208 #define BDL_SIZE                PAGE_ALIGN(8192)
 209 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 210 /* max buffer size - no h/w limit, you can increase as you like */
 211 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 212 /* max number of PCM devics per card */
 213 #define AZX_MAX_AUDIO_PCMS      6
 214 #define AZX_MAX_MODEM_PCMS      2
 215 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 216
 217 /* RIRB int mask: overrun[2], response[0] */
 218 #define RIRB_INT_RESPONSE       0x01
 219 #define RIRB_INT_OVERRUN        0x04
 220 #define RIRB_INT_MASK           0x05
 221
 222 /* STATESTS int mask: SD2,SD1,SD0 */
 223 #define AZX_MAX_CODECS          3
 224 #define STATESTS_INT_MASK       0x07
 225
 226 /* SD_CTL bits */
 227 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 228 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 229 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 230 #define SD_CTL_STREAM_TAG_SHIFT 20
 231
 232 /* SD_CTL and SD_STS */
 233 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 234 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 235 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 236 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|\
 237                                  SD_INT_COMPLETE)
 238
 239 /* SD_STS */
 240 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 241
 242 /* INTCTL and INTSTS */
 243 #define ICH6_INT_ALL_STREAM     0xff       /* all stream interrupts */
 244 #define ICH6_INT_CTRL_EN        0x40000000 /* controller interrupt enable bit */
 245 #define ICH6_INT_GLOBAL_EN      0x80000000 /* global interrupt enable bit */
 246
 247 /* GCTL unsolicited response enable bit */
 248 #define ICH6_GCTL_UREN          (1<<8)
 249
 250 /* GCTL reset bit */
 251 #define ICH6_GCTL_RESET         (1<<0)
 252
 253 /* CORB/RIRB control, read/write pointer */
 254 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 255 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 256 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 257 /* below are so far hardcoded - should read registers in future */
 258 #define ICH6_MAX_CORB_ENTRIES   256
 259 #define ICH6_MAX_RIRB_ENTRIES   256
 260
 261 /* position fix mode */
 262 enum {
 263         POS_FIX_AUTO,
 264         POS_FIX_NONE,
 265         POS_FIX_POSBUF,
 266         POS_FIX_FIFO,
 267 };
 268
 269 /* Defines for ATI HD Audio support in SB450 south bridge */
 270 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 271 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 272
 273 /* Defines for Nvidia HDA support */
 274 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 275 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 276
 277 /*
 278  */
 279
 280 struct azx_dev {
 281         u32 *bdl;               /* virtual address of the BDL */
 282         dma_addr_t bdl_addr;    /* physical address of the BDL */
 283         u32 *posbuf;            /* position buffer pointer */
 284
 285         unsigned int bufsize;   /* size of the play buffer in bytes */
 286         unsigned int fragsize;  /* size of each period in bytes */
 287         unsigned int frags;     /* number for period in the play buffer */
 288         unsigned int fifo_size; /* FIFO size */
 289
 290         void __iomem *sd_addr;  /* stream descriptor pointer */
 291
 292         u32 sd_int_sta_mask;    /* stream int status mask */
 293
 294         /* pcm support */
 295         struct snd_pcm_substream *substream;    /* assigned substream,
 296                                                  * set in PCM open
 297                                                  */
 298         unsigned int format_val;        /* format value to be set in the
 299                                          * controller and the codec
 300                                          */
 301         unsigned char stream_tag;       /* assigned stream */
 302         unsigned char index;            /* stream index */
 303         /* for sanity check of position buffer */
 304         unsigned int period_intr;
 305
 306         unsigned int opened :1;
 307         unsigned int running :1;
 308 };
 309
 310 /* CORB/RIRB */
 311 struct azx_rb {
 312         u32 *buf;               /* CORB/RIRB buffer
 313                                  * Each CORB entry is 4byte, RIRB is 8byte
 314                                  */
 315         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 316         /* for RIRB */
 317         unsigned short rp, wp;  /* read/write pointers */
 318         int cmds;               /* number of pending requests */
 319         u32 res;                /* last read value */
 320 };
 321
 322 struct azx {
 323         struct snd_card *card;
 324         struct pci_dev *pci;
 325
 326         /* chip type specific */
 327         int driver_type;
 328         int playback_streams;
 329         int playback_index_offset;
 330         int capture_streams;
 331         int capture_index_offset;
 332         int num_streams;
 333
 334         /* pci resources */
 335         unsigned long addr;
 336         void __iomem *remap_addr;
 337         int irq;
 338
 339         /* locks */
 340         spinlock_t reg_lock;
 341         struct mutex open_mutex;
 342
 343         /* streams (x num_streams) */
 344         struct azx_dev *azx_dev;
 345
 346         /* PCM */
 347         unsigned int pcm_devs;
 348         struct snd_pcm *pcm[AZX_MAX_PCMS];
 349
 350         /* HD codec */
 351         unsigned short codec_mask;
 352         struct hda_bus *bus;
 353
 354         /* CORB/RIRB */
 355         struct azx_rb corb;
 356         struct azx_rb rirb;
 357
 358         /* BDL, CORB/RIRB and position buffers */
 359         struct snd_dma_buffer bdl;
 360         struct snd_dma_buffer rb;
 361         struct snd_dma_buffer posbuf;
 362
 363         /* flags */
 364         int position_fix;
 365         unsigned int running :1;
 366         unsigned int initialized :1;
 367         unsigned int single_cmd :1;
 368         unsigned int polling_mode :1;
 369         unsigned int msi :1;
 370
 371         /* for debugging */
 372         unsigned int last_cmd;  /* last issued command (to sync) */
 373 };
 374
 375 /* driver types */
 376 enum {
 377         AZX_DRIVER_ICH,
 378         AZX_DRIVER_ATI,
 379         AZX_DRIVER_ATIHDMI,
 380         AZX_DRIVER_VIA,
 381         AZX_DRIVER_SIS,
 382         AZX_DRIVER_ULI,
 383         AZX_DRIVER_NVIDIA,
 384 };
 385
 386 static char *driver_short_names[] __devinitdata = {
 387         [AZX_DRIVER_ICH] = "HDA Intel",
 388         [AZX_DRIVER_ATI] = "HDA ATI SB",
 389         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
 390         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 391         [AZX_DRIVER_SIS] = "HDA SIS966",
 392         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 393         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 394 };
 395
 396 /*
 397  * macros for easy use
 398  */
 399 #define azx_writel(chip,reg,value) \
 400         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 401 #define azx_readl(chip,reg) \
 402         readl((chip)->remap_addr + ICH6_REG_##reg)
 403 #define azx_writew(chip,reg,value) \
 404         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 405 #define azx_readw(chip,reg) \
 406         readw((chip)->remap_addr + ICH6_REG_##reg)
 407 #define azx_writeb(chip,reg,value) \
 408         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 409 #define azx_readb(chip,reg) \
 410         readb((chip)->remap_addr + ICH6_REG_##reg)
 411
 412 #define azx_sd_writel(dev,reg,value) \
 413         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 414 #define azx_sd_readl(dev,reg) \
 415         readl((dev)->sd_addr + ICH6_REG_##reg)
 416 #define azx_sd_writew(dev,reg,value) \
 417         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 418 #define azx_sd_readw(dev,reg) \
 419         readw((dev)->sd_addr + ICH6_REG_##reg)
 420 #define azx_sd_writeb(dev,reg,value) \
 421         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 422 #define azx_sd_readb(dev,reg) \
 423         readb((dev)->sd_addr + ICH6_REG_##reg)
 424
 425 /* for pcm support */
 426 #define get_azx_dev(substream) (substream->runtime->private_data)
 427
 428 /* Get the upper 32bit of the given dma_addr_t
 429  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 430  */
 431 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 432
 433 static int azx_acquire_irq(struct azx *chip, int do_disconnect);
 434
 435 /*
 436  * Interface for HD codec
 437  */
 438
 439 /*
 440  * CORB / RIRB interface
 441  */
 442 static int azx_alloc_cmd_io(struct azx *chip)
 443 {
 444         int err;
 445
 446         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 447         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
 448                                   snd_dma_pci_data(chip->pci),
 449                                   PAGE_SIZE, &chip->rb);
 450         if (err < 0) {
 451                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 452                 return err;
 453         }
 454         return 0;
 455 }
 456
 457 static void azx_init_cmd_io(struct azx *chip)
 458 {
 459         /* CORB set up */
 460         chip->corb.addr = chip->rb.addr;
 461         chip->corb.buf = (u32 *)chip->rb.area;
 462         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 463         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 464
 465         /* set the corb size to 256 entries (ULI requires explicitly) */
 466         azx_writeb(chip, CORBSIZE, 0x02);
 467         /* set the corb write pointer to 0 */
 468         azx_writew(chip, CORBWP, 0);
 469         /* reset the corb hw read pointer */
 470         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 471         /* enable corb dma */
 472         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 473
 474         /* RIRB set up */
 475         chip->rirb.addr = chip->rb.addr + 2048;
 476         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 477         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 478         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 479
 480         /* set the rirb size to 256 entries (ULI requires explicitly) */
 481         azx_writeb(chip, RIRBSIZE, 0x02);
 482         /* reset the rirb hw write pointer */
 483         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 484         /* set N=1, get RIRB response interrupt for new entry */
 485         azx_writew(chip, RINTCNT, 1);
 486         /* enable rirb dma and response irq */
 487         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 488         chip->rirb.rp = chip->rirb.cmds = 0;
 489 }
 490
 491 static void azx_free_cmd_io(struct azx *chip)
 492 {
 493         /* disable ringbuffer DMAs */
 494         azx_writeb(chip, RIRBCTL, 0);
 495         azx_writeb(chip, CORBCTL, 0);
 496 }
 497
 498 /* send a command */
 499 static int azx_corb_send_cmd(struct hda_codec *codec, u32 val)
 500 {
 501         struct azx *chip = codec->bus->private_data;
 502         unsigned int wp;
 503
 504         /* add command to corb */
 505         wp = azx_readb(chip, CORBWP);
 506         wp++;
 507         wp %= ICH6_MAX_CORB_ENTRIES;
 508
 509         spin_lock_irq(&chip->reg_lock);
 510         chip->rirb.cmds++;
 511         chip->corb.buf[wp] = cpu_to_le32(val);
 512         azx_writel(chip, CORBWP, wp);
 513         spin_unlock_irq(&chip->reg_lock);
 514
 515         return 0;
 516 }
 517
 518 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 519
 520 /* retrieve RIRB entry - called from interrupt handler */
 521 static void azx_update_rirb(struct azx *chip)
 522 {
 523         unsigned int rp, wp;
 524         u32 res, res_ex;
 525
 526         wp = azx_readb(chip, RIRBWP);
 527         if (wp == chip->rirb.wp)
 528                 return;
 529         chip->rirb.wp = wp;
 530
 531         while (chip->rirb.rp != wp) {
 532                 chip->rirb.rp++;
 533                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 534
 535                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 536                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 537                 res = le32_to_cpu(chip->rirb.buf[rp]);
 538                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 539                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 540                 else if (chip->rirb.cmds) {
 541                         chip->rirb.cmds--;
 542                         chip->rirb.res = res;
 543                 }
 544         }
 545 }
 546
 547 /* receive a response */
 548 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 549 {
 550         struct azx *chip = codec->bus->private_data;
 551         unsigned long timeout;
 552
 553  again:
 554         timeout = jiffies + msecs_to_jiffies(1000);
 555         do {
 556                 if (chip->polling_mode) {
 557                         spin_lock_irq(&chip->reg_lock);
 558                         azx_update_rirb(chip);
 559                         spin_unlock_irq(&chip->reg_lock);
 560                 }
 561                 if (!chip->rirb.cmds)
 562                         return chip->rirb.res; /* the last value */
 563                 udelay(10);
 564                 cond_resched();
 565         } while (time_after_eq(timeout, jiffies));
 566
 567         if (chip->msi) {
 568                 snd_printk(KERN_WARNING "hda_intel: No response from codec, "
 569                            "disabling MSI: last cmd=0x%08x\n", chip->last_cmd);
 570                 free_irq(chip->irq, chip);
 571                 chip->irq = -1;
 572                 pci_disable_msi(chip->pci);
 573                 chip->msi = 0;
 574                 if (azx_acquire_irq(chip, 1) < 0)
 575                         return -1;
 576                 goto again;
 577         }
 578
 579         if (!chip->polling_mode) {
 580                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
 581                            "switching to polling mode: last cmd=0x%08x\n",
 582                            chip->last_cmd);
 583                 chip->polling_mode = 1;
 584                 goto again;
 585         }
 586
 587         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
 588                    "switching to single_cmd mode: last cmd=0x%08x\n",
 589                    chip->last_cmd);
 590         chip->rirb.rp = azx_readb(chip, RIRBWP);
 591         chip->rirb.cmds = 0;
 592         /* switch to single_cmd mode */
 593         chip->single_cmd = 1;
 594         azx_free_cmd_io(chip);
 595         return -1;
 596 }
 597
 598 /*
 599  * Use the single immediate command instead of CORB/RIRB for simplicity
 600  *
 601  * Note: according to Intel, this is not preferred use.  The command was
 602  *       intended for the BIOS only, and may get confused with unsolicited
 603  *       responses.  So, we shouldn't use it for normal operation from the
 604  *       driver.
 605  *       I left the codes, however, for debugging/testing purposes.
 606  */
 607
 608 /* send a command */
 609 static int azx_single_send_cmd(struct hda_codec *codec, u32 val)
 610 {
 611         struct azx *chip = codec->bus->private_data;
 612         int timeout = 50;
 613
 614         while (timeout--) {
 615                 /* check ICB busy bit */
 616                 if (!((azx_readw(chip, IRS) & ICH6_IRS_BUSY))) {
 617                         /* Clear IRV valid bit */
 618                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 619                                    ICH6_IRS_VALID);
 620                         azx_writel(chip, IC, val);
 621                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 622                                    ICH6_IRS_BUSY);
 623                         return 0;
 624                 }
 625                 udelay(1);
 626         }
 627         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n",
 628                    azx_readw(chip, IRS), val);
 629         return -EIO;
 630 }
 631
 632 /* receive a response */
 633 static unsigned int azx_single_get_response(struct hda_codec *codec)
 634 {
 635         struct azx *chip = codec->bus->private_data;
 636         int timeout = 50;
 637
 638         while (timeout--) {
 639                 /* check IRV busy bit */
 640                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 641                         return azx_readl(chip, IR);
 642                 udelay(1);
 643         }
 644         snd_printd(SFX "get_response timeout: IRS=0x%x\n",
 645                    azx_readw(chip, IRS));
 646         return (unsigned int)-1;
 647 }
 648
 649 /*
 650  * The below are the main callbacks from hda_codec.
 651  *
 652  * They are just the skeleton to call sub-callbacks according to the
 653  * current setting of chip->single_cmd.
 654  */
 655
 656 /* send a command */
 657 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 658                         int direct, unsigned int verb,
 659                         unsigned int para)
 660 {
 661         struct azx *chip = codec->bus->private_data;
 662         u32 val;
 663
 664         val = (u32)(codec->addr & 0x0f) << 28;
 665         val |= (u32)direct << 27;
 666         val |= (u32)nid << 20;
 667         val |= verb << 8;
 668         val |= para;
 669         chip->last_cmd = val;
 670
 671         if (chip->single_cmd)
 672                 return azx_single_send_cmd(codec, val);
 673         else
 674                 return azx_corb_send_cmd(codec, val);
 675 }
 676
 677 /* get a response */
 678 static unsigned int azx_get_response(struct hda_codec *codec)
 679 {
 680         struct azx *chip = codec->bus->private_data;
 681         if (chip->single_cmd)
 682                 return azx_single_get_response(codec);
 683         else
 684                 return azx_rirb_get_response(codec);
 685 }
 686
 687 #ifdef CONFIG_SND_HDA_POWER_SAVE
 688 static void azx_power_notify(struct hda_codec *codec);
 689 #endif
 690
 691 /* reset codec link */
 692 static int azx_reset(struct azx *chip)
 693 {
 694         int count;
 695
 696         /* clear STATESTS */
 697         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 698
 699         /* reset controller */
 700         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 701
 702         count = 50;
 703         while (azx_readb(chip, GCTL) && --count)
 704                 msleep(1);
 705
 706         /* delay for >= 100us for codec PLL to settle per spec
 707          * Rev 0.9 section 5.5.1
 708          */
 709         msleep(1);
 710
 711         /* Bring controller out of reset */
 712         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 713
 714         count = 50;
 715         while (!azx_readb(chip, GCTL) && --count)
 716                 msleep(1);
 717
 718         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
 719         msleep(1);
 720
 721         /* check to see if controller is ready */
 722         if (!azx_readb(chip, GCTL)) {
 723                 snd_printd("azx_reset: controller not ready!\n");
 724                 return -EBUSY;
 725         }
 726
 727         /* Accept unsolicited responses */
 728         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 729
 730         /* detect codecs */
 731         if (!chip->codec_mask) {
 732                 chip->codec_mask = azx_readw(chip, STATESTS);
 733                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 734         }
 735
 736         return 0;
 737 }
 738
 739
 740 /*
 741  * Lowlevel interface
 742  */
 743
 744 /* enable interrupts */
 745 static void azx_int_enable(struct azx *chip)
 746 {
 747         /* enable controller CIE and GIE */
 748         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 749                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 750 }
 751
 752 /* disable interrupts */
 753 static void azx_int_disable(struct azx *chip)
 754 {
 755         int i;
 756
 757         /* disable interrupts in stream descriptor */
 758         for (i = 0; i < chip->num_streams; i++) {
 759                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 760                 azx_sd_writeb(azx_dev, SD_CTL,
 761                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 762         }
 763
 764         /* disable SIE for all streams */
 765         azx_writeb(chip, INTCTL, 0);
 766
 767         /* disable controller CIE and GIE */
 768         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 769                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 770 }
 771
 772 /* clear interrupts */
 773 static void azx_int_clear(struct azx *chip)
 774 {
 775         int i;
 776
 777         /* clear stream status */
 778         for (i = 0; i < chip->num_streams; i++) {
 779                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 780                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 781         }
 782
 783         /* clear STATESTS */
 784         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 785
 786         /* clear rirb status */
 787         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 788
 789         /* clear int status */
 790         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 791 }
 792
 793 /* start a stream */
 794 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 795 {
 796         /* enable SIE */
 797         azx_writeb(chip, INTCTL,
 798                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 799         /* set DMA start and interrupt mask */
 800         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 801                       SD_CTL_DMA_START | SD_INT_MASK);
 802 }
 803
 804 /* stop a stream */
 805 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 806 {
 807         /* stop DMA */
 808         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 809                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 810         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 811         /* disable SIE */
 812         azx_writeb(chip, INTCTL,
 813                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 814 }
 815
 816
 817 /*
 818  * reset and start the controller registers
 819  */
 820 static void azx_init_chip(struct azx *chip)
 821 {
 822         if (chip->initialized)
 823                 return;
 824
 825         /* reset controller */
 826         azx_reset(chip);
 827
 828         /* initialize interrupts */
 829         azx_int_clear(chip);
 830         azx_int_enable(chip);
 831
 832         /* initialize the codec command I/O */
 833         if (!chip->single_cmd)
 834                 azx_init_cmd_io(chip);
 835
 836         /* program the position buffer */
 837         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 838         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 839
 840         chip->initialized = 1;
 841 }
 842
 843 /*
 844  * initialize the PCI registers
 845  */
 846 /* update bits in a PCI register byte */
 847 static void update_pci_byte(struct pci_dev *pci, unsigned int reg,
 848                             unsigned char mask, unsigned char val)
 849 {
 850         unsigned char data;
 851
 852         pci_read_config_byte(pci, reg, &data);
 853         data &= ~mask;
 854         data |= (val & mask);
 855         pci_write_config_byte(pci, reg, data);
 856 }
 857
 858 static void azx_init_pci(struct azx *chip)
 859 {
 860         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 861          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 862          * Ensuring these bits are 0 clears playback static on some HD Audio
 863          * codecs
 864          */
 865         update_pci_byte(chip->pci, ICH6_PCIREG_TCSEL, 0x07, 0);
 866
 867         switch (chip->driver_type) {
 868         case AZX_DRIVER_ATI:
 869                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 870                 update_pci_byte(chip->pci,
 871                                 ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 872                                 0x07, ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 873                 break;
 874         case AZX_DRIVER_NVIDIA:
 875                 /* For NVIDIA HDA, enable snoop */
 876                 update_pci_byte(chip->pci,
 877                                 NVIDIA_HDA_TRANSREG_ADDR,
 878                                 0x0f, NVIDIA_HDA_ENABLE_COHBITS);
 879                 break;
 880         }
 881 }
 882
 883
 884 /*
 885  * interrupt handler
 886  */
 887 static irqreturn_t azx_interrupt(int irq, void *dev_id)
 888 {
 889         struct azx *chip = dev_id;
 890         struct azx_dev *azx_dev;
 891         u32 status;
 892         int i;
 893
 894         spin_lock(&chip->reg_lock);
 895
 896         status = azx_readl(chip, INTSTS);
 897         if (status == 0) {
 898                 spin_unlock(&chip->reg_lock);
 899                 return IRQ_NONE;
 900         }
 901
 902         for (i = 0; i < chip->num_streams; i++) {
 903                 azx_dev = &chip->azx_dev[i];
 904                 if (status & azx_dev->sd_int_sta_mask) {
 905                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 906                         if (azx_dev->substream && azx_dev->running) {
 907                                 azx_dev->period_intr++;
 908                                 spin_unlock(&chip->reg_lock);
 909                                 snd_pcm_period_elapsed(azx_dev->substream);
 910                                 spin_lock(&chip->reg_lock);
 911                         }
 912                 }
 913         }
 914
 915         /* clear rirb int */
 916         status = azx_readb(chip, RIRBSTS);
 917         if (status & RIRB_INT_MASK) {
 918                 if (!chip->single_cmd && (status & RIRB_INT_RESPONSE))
 919                         azx_update_rirb(chip);
 920                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 921         }
 922
 923 #if 0
 924         /* clear state status int */
 925         if (azx_readb(chip, STATESTS) & 0x04)
 926                 azx_writeb(chip, STATESTS, 0x04);
 927 #endif
 928         spin_unlock(&chip->reg_lock);
 929
 930         return IRQ_HANDLED;
 931 }
 932
 933
 934 /*
 935  * set up BDL entries
 936  */
 937 static void azx_setup_periods(struct azx_dev *azx_dev)
 938 {
 939         u32 *bdl = azx_dev->bdl;
 940         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 941         int idx;
 942
 943         /* reset BDL address */
 944         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 945         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 946
 947         /* program the initial BDL entries */
 948         for (idx = 0; idx < azx_dev->frags; idx++) {
 949                 unsigned int off = idx << 2; /* 4 dword step */
 950                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 951                 /* program the address field of the BDL entry */
 952                 bdl[off] = cpu_to_le32((u32)addr);
 953                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 954
 955                 /* program the size field of the BDL entry */
 956                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 957
 958                 /* program the IOC to enable interrupt when buffer completes */
 959                 bdl[off+3] = cpu_to_le32(0x01);
 960         }
 961 }
 962
 963 /*
 964  * set up the SD for streaming
 965  */
 966 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 967 {
 968         unsigned char val;
 969         int timeout;
 970
 971         /* make sure the run bit is zero for SD */
 972         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 973                       ~SD_CTL_DMA_START);
 974         /* reset stream */
 975         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 976                       SD_CTL_STREAM_RESET);
 977         udelay(3);
 978         timeout = 300;
 979         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 980                --timeout)
 981                 ;
 982         val &= ~SD_CTL_STREAM_RESET;
 983         azx_sd_writeb(azx_dev, SD_CTL, val);
 984         udelay(3);
 985
 986         timeout = 300;
 987         /* waiting for hardware to report that the stream is out of reset */
 988         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 989                --timeout)
 990                 ;
 991
 992         /* program the stream_tag */
 993         azx_sd_writel(azx_dev, SD_CTL,
 994                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK)|
 995                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 996
 997         /* program the length of samples in cyclic buffer */
 998         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 999
1000         /* program the stream format */
1001         /* this value needs to be the same as the one programmed */
1002         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
1003
1004         /* program the stream LVI (last valid index) of the BDL */
1005         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
1006
1007         /* program the BDL address */
1008         /* lower BDL address */
1009         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
1010         /* upper BDL address */
1011         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
1012
1013         /* enable the position buffer */
1014         if (!(azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
1015                 azx_writel(chip, DPLBASE,
1016                            (u32)chip->posbuf.addr |ICH6_DPLBASE_ENABLE);
1017
1018         /* set the interrupt enable bits in the descriptor control register */
1019         azx_sd_writel(azx_dev, SD_CTL,
1020                       azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
1021
1022         return 0;
1023 }
1024
1025
1026 /*
1027  * Codec initialization
1028  */
1029
1030 static unsigned int azx_max_codecs[] __devinitdata = {
1031         [AZX_DRIVER_ICH] = 3,
1032         [AZX_DRIVER_ATI] = 4,
1033         [AZX_DRIVER_ATIHDMI] = 4,
1034         [AZX_DRIVER_VIA] = 3,           /* FIXME: correct? */
1035         [AZX_DRIVER_SIS] = 3,           /* FIXME: correct? */
1036         [AZX_DRIVER_ULI] = 3,           /* FIXME: correct? */
1037         [AZX_DRIVER_NVIDIA] = 3,        /* FIXME: correct? */
1038 };
1039
1040 static int __devinit azx_codec_create(struct azx *chip, const char *model,
1041                                       unsigned int codec_probe_mask)
1042 {
1043         struct hda_bus_template bus_temp;
1044         int c, codecs, audio_codecs, err;
1045
1046         memset(&bus_temp, 0, sizeof(bus_temp));
1047         bus_temp.private_data = chip;
1048         bus_temp.modelname = model;
1049         bus_temp.pci = chip->pci;
1050         bus_temp.ops.command = azx_send_cmd;
1051         bus_temp.ops.get_response = azx_get_response;
1052 #ifdef CONFIG_SND_HDA_POWER_SAVE
1053         bus_temp.ops.pm_notify = azx_power_notify;
1054 #endif
1055
1056         err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus);
1057         if (err < 0)
1058                 return err;
1059
1060         codecs = audio_codecs = 0;
1061         for (c = 0; c < AZX_MAX_CODECS; c++) {
1062                 if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1063                         struct hda_codec *codec;
1064                         err = snd_hda_codec_new(chip->bus, c, &codec);
1065                         if (err < 0)
1066                                 continue;
1067                         codecs++;
1068                         if (codec->afg)
1069                                 audio_codecs++;
1070                 }
1071         }
1072         if (!audio_codecs) {
1073                 /* probe additional slots if no codec is found */
1074                 for (; c < azx_max_codecs[chip->driver_type]; c++) {
1075                         if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1076                                 err = snd_hda_codec_new(chip->bus, c, NULL);
1077                                 if (err < 0)
1078                                         continue;
1079                                 codecs++;
1080                         }
1081                 }
1082         }
1083         if (!codecs) {
1084                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
1085                 return -ENXIO;
1086         }
1087
1088         return 0;
1089 }
1090
1091
1092 /*
1093  * PCM support
1094  */
1095
1096 /* assign a stream for the PCM */
1097 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
1098 {
1099         int dev, i, nums;
1100         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1101                 dev = chip->playback_index_offset;
1102                 nums = chip->playback_streams;
1103         } else {
1104                 dev = chip->capture_index_offset;
1105                 nums = chip->capture_streams;
1106         }
1107         for (i = 0; i < nums; i++, dev++)
1108                 if (!chip->azx_dev[dev].opened) {
1109                         chip->azx_dev[dev].opened = 1;
1110                         return &chip->azx_dev[dev];
1111                 }
1112         return NULL;
1113 }
1114
1115 /* release the assigned stream */
1116 static inline void azx_release_device(struct azx_dev *azx_dev)
1117 {
1118         azx_dev->opened = 0;
1119 }
1120
1121 static struct snd_pcm_hardware azx_pcm_hw = {
1122         .info =                 (SNDRV_PCM_INFO_MMAP |
1123                                  SNDRV_PCM_INFO_INTERLEAVED |
1124                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1125                                  SNDRV_PCM_INFO_MMAP_VALID |
1126                                  /* No full-resume yet implemented */
1127                                  /* SNDRV_PCM_INFO_RESUME |*/
1128                                  SNDRV_PCM_INFO_PAUSE),
1129         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1130         .rates =                SNDRV_PCM_RATE_48000,
1131         .rate_min =             48000,
1132         .rate_max =             48000,
1133         .channels_min =         2,
1134         .channels_max =         2,
1135         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1136         .period_bytes_min =     128,
1137         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1138         .periods_min =          2,
1139         .periods_max =          AZX_MAX_FRAG,
1140         .fifo_size =            0,
1141 };
1142
1143 struct azx_pcm {
1144         struct azx *chip;
1145         struct hda_codec *codec;
1146         struct hda_pcm_stream *hinfo[2];
1147 };
1148
1149 static int azx_pcm_open(struct snd_pcm_substream *substream)
1150 {
1151         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1152         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1153         struct azx *chip = apcm->chip;
1154         struct azx_dev *azx_dev;
1155         struct snd_pcm_runtime *runtime = substream->runtime;
1156         unsigned long flags;
1157         int err;
1158
1159         mutex_lock(&chip->open_mutex);
1160         azx_dev = azx_assign_device(chip, substream->stream);
1161         if (azx_dev == NULL) {
1162                 mutex_unlock(&chip->open_mutex);
1163                 return -EBUSY;
1164         }
1165         runtime->hw = azx_pcm_hw;
1166         runtime->hw.channels_min = hinfo->channels_min;
1167         runtime->hw.channels_max = hinfo->channels_max;
1168         runtime->hw.formats = hinfo->formats;
1169         runtime->hw.rates = hinfo->rates;
1170         snd_pcm_limit_hw_rates(runtime);
1171         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1172         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_BUFFER_BYTES,
1173                                    128);
1174         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_PERIOD_BYTES,
1175                                    128);
1176         snd_hda_power_up(apcm->codec);
1177         err = hinfo->ops.open(hinfo, apcm->codec, substream);
1178         if (err < 0) {
1179                 azx_release_device(azx_dev);
1180                 snd_hda_power_down(apcm->codec);
1181                 mutex_unlock(&chip->open_mutex);
1182                 return err;
1183         }
1184         spin_lock_irqsave(&chip->reg_lock, flags);
1185         azx_dev->substream = substream;
1186         azx_dev->running = 0;
1187         spin_unlock_irqrestore(&chip->reg_lock, flags);
1188
1189         runtime->private_data = azx_dev;
1190         mutex_unlock(&chip->open_mutex);
1191         return 0;
1192 }
1193
1194 static int azx_pcm_close(struct snd_pcm_substream *substream)
1195 {
1196         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1197         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1198         struct azx *chip = apcm->chip;
1199         struct azx_dev *azx_dev = get_azx_dev(substream);
1200         unsigned long flags;
1201
1202         mutex_lock(&chip->open_mutex);
1203         spin_lock_irqsave(&chip->reg_lock, flags);
1204         azx_dev->substream = NULL;
1205         azx_dev->running = 0;
1206         spin_unlock_irqrestore(&chip->reg_lock, flags);
1207         azx_release_device(azx_dev);
1208         hinfo->ops.close(hinfo, apcm->codec, substream);
1209         snd_hda_power_down(apcm->codec);
1210         mutex_unlock(&chip->open_mutex);
1211         return 0;
1212 }
1213
1214 static int azx_pcm_hw_params(struct snd_pcm_substream *substream,
1215                              struct snd_pcm_hw_params *hw_params)
1216 {
1217         return snd_pcm_lib_malloc_pages(substream,
1218                                         params_buffer_bytes(hw_params));
1219 }
1220
1221 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1222 {
1223         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1224         struct azx_dev *azx_dev = get_azx_dev(substream);
1225         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1226
1227         /* reset BDL address */
1228         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1229         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1230         azx_sd_writel(azx_dev, SD_CTL, 0);
1231
1232         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1233
1234         return snd_pcm_lib_free_pages(substream);
1235 }
1236
1237 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1238 {
1239         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1240         struct azx *chip = apcm->chip;
1241         struct azx_dev *azx_dev = get_azx_dev(substream);
1242         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1243         struct snd_pcm_runtime *runtime = substream->runtime;
1244
1245         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1246         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1247         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1248         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1249                                                          runtime->channels,
1250                                                          runtime->format,
1251                                                          hinfo->maxbps);
1252         if (!azx_dev->format_val) {
1253                 snd_printk(KERN_ERR SFX
1254                            "invalid format_val, rate=%d, ch=%d, format=%d\n",
1255                            runtime->rate, runtime->channels, runtime->format);
1256                 return -EINVAL;
1257         }
1258
1259         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, "
1260                     "format=0x%x\n",
1261                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1262         azx_setup_periods(azx_dev);
1263         azx_setup_controller(chip, azx_dev);
1264         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1265                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1266         else
1267                 azx_dev->fifo_size = 0;
1268
1269         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1270                                   azx_dev->format_val, substream);
1271 }
1272
1273 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1274 {
1275         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1276         struct azx_dev *azx_dev = get_azx_dev(substream);
1277         struct azx *chip = apcm->chip;
1278         int err = 0;
1279
1280         spin_lock(&chip->reg_lock);
1281         switch (cmd) {
1282         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1283         case SNDRV_PCM_TRIGGER_RESUME:
1284         case SNDRV_PCM_TRIGGER_START:
1285                 azx_stream_start(chip, azx_dev);
1286                 azx_dev->running = 1;
1287                 break;
1288         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1289         case SNDRV_PCM_TRIGGER_SUSPEND:
1290         case SNDRV_PCM_TRIGGER_STOP:
1291                 azx_stream_stop(chip, azx_dev);
1292                 azx_dev->running = 0;
1293                 break;
1294         default:
1295                 err = -EINVAL;
1296         }
1297         spin_unlock(&chip->reg_lock);
1298         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1299             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1300             cmd == SNDRV_PCM_TRIGGER_STOP) {
1301                 int timeout = 5000;
1302                 while ((azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START) &&
1303                        --timeout)
1304                         ;
1305         }
1306         return err;
1307 }
1308
1309 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1310 {
1311         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1312         struct azx *chip = apcm->chip;
1313         struct azx_dev *azx_dev = get_azx_dev(substream);
1314         unsigned int pos;
1315
1316         if (chip->position_fix == POS_FIX_POSBUF ||
1317             chip->position_fix == POS_FIX_AUTO) {
1318                 /* use the position buffer */
1319                 pos = le32_to_cpu(*azx_dev->posbuf);
1320                 if (chip->position_fix == POS_FIX_AUTO &&
1321                     azx_dev->period_intr == 1 && !pos) {
1322                         printk(KERN_WARNING
1323                                "hda-intel: Invalid position buffer, "
1324                                "using LPIB read method instead.\n");
1325                         chip->position_fix = POS_FIX_NONE;
1326                         goto read_lpib;
1327                 }
1328         } else {
1329         read_lpib:
1330                 /* read LPIB */
1331                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1332                 if (chip->position_fix == POS_FIX_FIFO)
1333                         pos += azx_dev->fifo_size;
1334         }
1335         if (pos >= azx_dev->bufsize)
1336                 pos = 0;
1337         return bytes_to_frames(substream->runtime, pos);
1338 }
1339
1340 static struct snd_pcm_ops azx_pcm_ops = {
1341         .open = azx_pcm_open,
1342         .close = azx_pcm_close,
1343         .ioctl = snd_pcm_lib_ioctl,
1344         .hw_params = azx_pcm_hw_params,
1345         .hw_free = azx_pcm_hw_free,
1346         .prepare = azx_pcm_prepare,
1347         .trigger = azx_pcm_trigger,
1348         .pointer = azx_pcm_pointer,
1349 };
1350
1351 static void azx_pcm_free(struct snd_pcm *pcm)
1352 {
1353         kfree(pcm->private_data);
1354 }
1355
1356 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1357                                       struct hda_pcm *cpcm, int pcm_dev)
1358 {
1359         int err;
1360         struct snd_pcm *pcm;
1361         struct azx_pcm *apcm;
1362
1363         /* if no substreams are defined for both playback and capture,
1364          * it's just a placeholder.  ignore it.
1365          */
1366         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1367                 return 0;
1368
1369         snd_assert(cpcm->name, return -EINVAL);
1370
1371         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1372                           cpcm->stream[0].substreams,
1373                           cpcm->stream[1].substreams,
1374                           &pcm);
1375         if (err < 0)
1376                 return err;
1377         strcpy(pcm->name, cpcm->name);
1378         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1379         if (apcm == NULL)
1380                 return -ENOMEM;
1381         apcm->chip = chip;
1382         apcm->codec = codec;
1383         apcm->hinfo[0] = &cpcm->stream[0];
1384         apcm->hinfo[1] = &cpcm->stream[1];
1385         pcm->private_data = apcm;
1386         pcm->private_free = azx_pcm_free;
1387         if (cpcm->stream[0].substreams)
1388                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1389         if (cpcm->stream[1].substreams)
1390                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1391         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1392                                               snd_dma_pci_data(chip->pci),
1393                                               1024 * 64, 1024 * 1024);
1394         chip->pcm[pcm_dev] = pcm;
1395         if (chip->pcm_devs < pcm_dev + 1)
1396                 chip->pcm_devs = pcm_dev + 1;
1397
1398         return 0;
1399 }
1400
1401 static int __devinit azx_pcm_create(struct azx *chip)
1402 {
1403         struct hda_codec *codec;
1404         int c, err;
1405         int pcm_dev;
1406
1407         err = snd_hda_build_pcms(chip->bus);
1408         if (err < 0)
1409                 return err;
1410
1411         /* create audio PCMs */
1412         pcm_dev = 0;
1413         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1414                 for (c = 0; c < codec->num_pcms; c++) {
1415                         if (codec->pcm_info[c].is_modem)
1416                                 continue; /* create later */
1417                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1418                                 snd_printk(KERN_ERR SFX
1419                                            "Too many audio PCMs\n");
1420                                 return -EINVAL;
1421                         }
1422                         err = create_codec_pcm(chip, codec,
1423                                                &codec->pcm_info[c], pcm_dev);
1424                         if (err < 0)
1425                                 return err;
1426                         pcm_dev++;
1427                 }
1428         }
1429
1430         /* create modem PCMs */
1431         pcm_dev = AZX_MAX_AUDIO_PCMS;
1432         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1433                 for (c = 0; c < codec->num_pcms; c++) {
1434                         if (!codec->pcm_info[c].is_modem)
1435                                 continue; /* already created */
1436                         if (pcm_dev >= AZX_MAX_PCMS) {
1437                                 snd_printk(KERN_ERR SFX
1438                                            "Too many modem PCMs\n");
1439                                 return -EINVAL;
1440                         }
1441                         err = create_codec_pcm(chip, codec,
1442                                                &codec->pcm_info[c], pcm_dev);
1443                         if (err < 0)
1444                                 return err;
1445                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1446                         pcm_dev++;
1447                 }
1448         }
1449         return 0;
1450 }
1451
1452 /*
1453  * mixer creation - all stuff is implemented in hda module
1454  */
1455 static int __devinit azx_mixer_create(struct azx *chip)
1456 {
1457         return snd_hda_build_controls(chip->bus);
1458 }
1459
1460
1461 /*
1462  * initialize SD streams
1463  */
1464 static int __devinit azx_init_stream(struct azx *chip)
1465 {
1466         int i;
1467
1468         /* initialize each stream (aka device)
1469          * assign the starting bdl address to each stream (device)
1470          * and initialize
1471          */
1472         for (i = 0; i < chip->num_streams; i++) {
1473                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1474                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1475                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1476                 azx_dev->bdl_addr = chip->bdl.addr + off;
1477                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1478                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1479                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1480                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1481                 azx_dev->sd_int_sta_mask = 1 << i;
1482                 /* stream tag: must be non-zero and unique */
1483                 azx_dev->index = i;
1484                 azx_dev->stream_tag = i + 1;
1485         }
1486
1487         return 0;
1488 }
1489
1490 static int azx_acquire_irq(struct azx *chip, int do_disconnect)
1491 {
1492         if (request_irq(chip->pci->irq, azx_interrupt,
1493                         chip->msi ? 0 : IRQF_SHARED,
1494                         "HDA Intel", chip)) {
1495                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1496                        "disabling device\n", chip->pci->irq);
1497                 if (do_disconnect)
1498                         snd_card_disconnect(chip->card);
1499                 return -1;
1500         }
1501         chip->irq = chip->pci->irq;
1502         pci_intx(chip->pci, !chip->msi);
1503         return 0;
1504 }
1505
1506
1507 static void azx_stop_chip(struct azx *chip)
1508 {
1509         if (!chip->initialized)
1510                 return;
1511
1512         /* disable interrupts */
1513         azx_int_disable(chip);
1514         azx_int_clear(chip);
1515
1516         /* disable CORB/RIRB */
1517         azx_free_cmd_io(chip);
1518
1519         /* disable position buffer */
1520         azx_writel(chip, DPLBASE, 0);
1521         azx_writel(chip, DPUBASE, 0);
1522
1523         chip->initialized = 0;
1524 }
1525
1526 #ifdef CONFIG_SND_HDA_POWER_SAVE
1527 /* power-up/down the controller */
1528 static void azx_power_notify(struct hda_codec *codec)
1529 {
1530         struct azx *chip = codec->bus->private_data;
1531         struct hda_codec *c;
1532         int power_on = 0;
1533
1534         list_for_each_entry(c, &codec->bus->codec_list, list) {
1535                 if (c->power_on) {
1536                         power_on = 1;
1537                         break;
1538                 }
1539         }
1540         if (power_on)
1541                 azx_init_chip(chip);
1542         else if (chip->running && power_save_controller)
1543                 azx_stop_chip(chip);
1544 }
1545 #endif /* CONFIG_SND_HDA_POWER_SAVE */
1546
1547 #ifdef CONFIG_PM
1548 /*
1549  * power management
1550  */
1551 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1552 {
1553         struct snd_card *card = pci_get_drvdata(pci);
1554         struct azx *chip = card->private_data;
1555         int i;
1556
1557         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1558         for (i = 0; i < chip->pcm_devs; i++)
1559                 snd_pcm_suspend_all(chip->pcm[i]);
1560         if (chip->initialized)
1561                 snd_hda_suspend(chip->bus, state);
1562         azx_stop_chip(chip);
1563         if (chip->irq >= 0) {
1564                 synchronize_irq(chip->irq);
1565                 free_irq(chip->irq, chip);
1566                 chip->irq = -1;
1567         }
1568         if (chip->msi)
1569                 pci_disable_msi(chip->pci);
1570         pci_disable_device(pci);
1571         pci_save_state(pci);
1572         pci_set_power_state(pci, pci_choose_state(pci, state));
1573         return 0;
1574 }
1575
1576 static int azx_resume(struct pci_dev *pci)
1577 {
1578         struct snd_card *card = pci_get_drvdata(pci);
1579         struct azx *chip = card->private_data;
1580
1581         pci_set_power_state(pci, PCI_D0);
1582         pci_restore_state(pci);
1583         if (pci_enable_device(pci) < 0) {
1584                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1585                        "disabling device\n");
1586                 snd_card_disconnect(card);
1587                 return -EIO;
1588         }
1589         pci_set_master(pci);
1590         if (chip->msi)
1591                 if (pci_enable_msi(pci) < 0)
1592                         chip->msi = 0;
1593         if (azx_acquire_irq(chip, 1) < 0)
1594                 return -EIO;
1595         azx_init_pci(chip);
1596
1597         if (snd_hda_codecs_inuse(chip->bus))
1598                 azx_init_chip(chip);
1599
1600         snd_hda_resume(chip->bus);
1601         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1602         return 0;
1603 }
1604 #endif /* CONFIG_PM */
1605
1606
1607 /*
1608  * destructor
1609  */
1610 static int azx_free(struct azx *chip)
1611 {
1612         if (chip->initialized) {
1613                 int i;
1614                 for (i = 0; i < chip->num_streams; i++)
1615                         azx_stream_stop(chip, &chip->azx_dev[i]);
1616                 azx_stop_chip(chip);
1617         }
1618
1619         if (chip->irq >= 0) {
1620                 synchronize_irq(chip->irq);
1621                 free_irq(chip->irq, (void*)chip);
1622         }
1623         if (chip->msi)
1624                 pci_disable_msi(chip->pci);
1625         if (chip->remap_addr)
1626                 iounmap(chip->remap_addr);
1627
1628         if (chip->bdl.area)
1629                 snd_dma_free_pages(&chip->bdl);
1630         if (chip->rb.area)
1631                 snd_dma_free_pages(&chip->rb);
1632         if (chip->posbuf.area)
1633                 snd_dma_free_pages(&chip->posbuf);
1634         pci_release_regions(chip->pci);
1635         pci_disable_device(chip->pci);
1636         kfree(chip->azx_dev);
1637         kfree(chip);
1638
1639         return 0;
1640 }
1641
1642 static int azx_dev_free(struct snd_device *device)
1643 {
1644         return azx_free(device->device_data);
1645 }
1646
1647 /*
1648  * white/black-listing for position_fix
1649  */
1650 static struct snd_pci_quirk position_fix_list[] __devinitdata = {
1651         SND_PCI_QUIRK(0x1028, 0x01cc, "Dell D820", POS_FIX_NONE),
1652         SND_PCI_QUIRK(0x1028, 0x01de, "Dell Precision 390", POS_FIX_NONE),
1653         {}
1654 };
1655
1656 static int __devinit check_position_fix(struct azx *chip, int fix)
1657 {
1658         const struct snd_pci_quirk *q;
1659
1660         if (fix == POS_FIX_AUTO) {
1661                 q = snd_pci_quirk_lookup(chip->pci, position_fix_list);
1662                 if (q) {
1663                         printk(KERN_INFO
1664                                     "hda_intel: position_fix set to %d "
1665                                     "for device %04x:%04x\n",
1666                                     q->value, q->subvendor, q->subdevice);
1667                         return q->value;
1668                 }
1669         }
1670         return fix;
1671 }
1672
1673 /*
1674  * black-lists for probe_mask
1675  */
1676 static struct snd_pci_quirk probe_mask_list[] __devinitdata = {
1677         /* Thinkpad often breaks the controller communication when accessing
1678          * to the non-working (or non-existing) modem codec slot.
1679          */
1680         SND_PCI_QUIRK(0x1014, 0x05b7, "Thinkpad Z60", 0x01),
1681         SND_PCI_QUIRK(0x17aa, 0x2010, "Thinkpad X/T/R60", 0x01),
1682         SND_PCI_QUIRK(0x17aa, 0x20ac, "Thinkpad X/T/R61", 0x01),
1683         {}
1684 };
1685
1686 static void __devinit check_probe_mask(struct azx *chip, int dev)
1687 {
1688         const struct snd_pci_quirk *q;
1689
1690         if (probe_mask[dev] == -1) {
1691                 q = snd_pci_quirk_lookup(chip->pci, probe_mask_list);
1692                 if (q) {
1693                         printk(KERN_INFO
1694                                "hda_intel: probe_mask set to 0x%x "
1695                                "for device %04x:%04x\n",
1696                                q->value, q->subvendor, q->subdevice);
1697                         probe_mask[dev] = q->value;
1698                 }
1699         }
1700 }
1701
1702
1703 /*
1704  * constructor
1705  */
1706 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1707                                 int dev, int driver_type,
1708                                 struct azx **rchip)
1709 {
1710         struct azx *chip;
1711         int err;
1712         static struct snd_device_ops ops = {
1713                 .dev_free = azx_dev_free,
1714         };
1715
1716         *rchip = NULL;
1717
1718         err = pci_enable_device(pci);
1719         if (err < 0)
1720                 return err;
1721
1722         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1723         if (!chip) {
1724                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1725                 pci_disable_device(pci);
1726                 return -ENOMEM;
1727         }
1728
1729         spin_lock_init(&chip->reg_lock);
1730         mutex_init(&chip->open_mutex);
1731         chip->card = card;
1732         chip->pci = pci;
1733         chip->irq = -1;
1734         chip->driver_type = driver_type;
1735         chip->msi = enable_msi;
1736
1737         chip->position_fix = check_position_fix(chip, position_fix[dev]);
1738         check_probe_mask(chip, dev);
1739
1740         chip->single_cmd = single_cmd;
1741
1742 #if BITS_PER_LONG != 64
1743         /* Fix up base address on ULI M5461 */
1744         if (chip->driver_type == AZX_DRIVER_ULI) {
1745                 u16 tmp3;
1746                 pci_read_config_word(pci, 0x40, &tmp3);
1747                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1748                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1749         }
1750 #endif
1751
1752         err = pci_request_regions(pci, "ICH HD audio");
1753         if (err < 0) {
1754                 kfree(chip);
1755                 pci_disable_device(pci);
1756                 return err;
1757         }
1758
1759         chip->addr = pci_resource_start(pci, 0);
1760         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1761         if (chip->remap_addr == NULL) {
1762                 snd_printk(KERN_ERR SFX "ioremap error\n");
1763                 err = -ENXIO;
1764                 goto errout;
1765         }
1766
1767         if (chip->msi)
1768                 if (pci_enable_msi(pci) < 0)
1769                         chip->msi = 0;
1770
1771         if (azx_acquire_irq(chip, 0) < 0) {
1772                 err = -EBUSY;
1773                 goto errout;
1774         }
1775
1776         pci_set_master(pci);
1777         synchronize_irq(chip->irq);
1778
1779         switch (chip->driver_type) {
1780         case AZX_DRIVER_ULI:
1781                 chip->playback_streams = ULI_NUM_PLAYBACK;
1782                 chip->capture_streams = ULI_NUM_CAPTURE;
1783                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1784                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1785                 break;
1786         case AZX_DRIVER_ATIHDMI:
1787                 chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1788                 chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1789                 chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1790                 chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1791                 break;
1792         default:
1793                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1794                 chip->capture_streams = ICH6_NUM_CAPTURE;
1795                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1796                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1797                 break;
1798         }
1799         chip->num_streams = chip->playback_streams + chip->capture_streams;
1800         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev),
1801                                 GFP_KERNEL);
1802         if (!chip->azx_dev) {
1803                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1804                 goto errout;
1805         }
1806
1807         /* allocate memory for the BDL for each stream */
1808         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1809                                   snd_dma_pci_data(chip->pci),
1810                                   BDL_SIZE, &chip->bdl);
1811         if (err < 0) {
1812                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1813                 goto errout;
1814         }
1815         /* allocate memory for the position buffer */
1816         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1817                                   snd_dma_pci_data(chip->pci),
1818                                   chip->num_streams * 8, &chip->posbuf);
1819         if (err < 0) {
1820                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1821                 goto errout;
1822         }
1823         /* allocate CORB/RIRB */
1824         if (!chip->single_cmd) {
1825                 err = azx_alloc_cmd_io(chip);
1826                 if (err < 0)
1827                         goto errout;
1828         }
1829
1830         /* initialize streams */
1831         azx_init_stream(chip);
1832
1833         /* initialize chip */
1834         azx_init_pci(chip);
1835         azx_init_chip(chip);
1836
1837         /* codec detection */
1838         if (!chip->codec_mask) {
1839                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1840                 err = -ENODEV;
1841                 goto errout;
1842         }
1843
1844         err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops);
1845         if (err <0) {
1846                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1847                 goto errout;
1848         }
1849
1850         strcpy(card->driver, "HDA-Intel");
1851         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1852         sprintf(card->longname, "%s at 0x%lx irq %i",
1853                 card->shortname, chip->addr, chip->irq);
1854
1855         *rchip = chip;
1856         return 0;
1857
1858  errout:
1859         azx_free(chip);
1860         return err;
1861 }
1862
1863 static void power_down_all_codecs(struct azx *chip)
1864 {
1865 #ifdef CONFIG_SND_HDA_POWER_SAVE
1866         /* The codecs were powered up in snd_hda_codec_new().
1867          * Now all initialization done, so turn them down if possible
1868          */
1869         struct hda_codec *codec;
1870         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1871                 snd_hda_power_down(codec);
1872         }
1873 #endif
1874 }
1875
1876 static int __devinit azx_probe(struct pci_dev *pci,
1877                                const struct pci_device_id *pci_id)
1878 {
1879         static int dev;
1880         struct snd_card *card;
1881         struct azx *chip;
1882         int err;
1883
1884         if (dev >= SNDRV_CARDS)
1885                 return -ENODEV;
1886         if (!enable[dev]) {
1887                 dev++;
1888                 return -ENOENT;
1889         }
1890
1891         card = snd_card_new(index[dev], id[dev], THIS_MODULE, 0);
1892         if (!card) {
1893                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1894                 return -ENOMEM;
1895         }
1896
1897         err = azx_create(card, pci, dev, pci_id->driver_data, &chip);
1898         if (err < 0) {
1899                 snd_card_free(card);
1900                 return err;
1901         }
1902         card->private_data = chip;
1903
1904         /* create codec instances */
1905         err = azx_codec_create(chip, model[dev], probe_mask[dev]);
1906         if (err < 0) {
1907                 snd_card_free(card);
1908                 return err;
1909         }
1910
1911         /* create PCM streams */
1912         err = azx_pcm_create(chip);
1913         if (err < 0) {
1914                 snd_card_free(card);
1915                 return err;
1916         }
1917
1918         /* create mixer controls */
1919         err = azx_mixer_create(chip);
1920         if (err < 0) {
1921                 snd_card_free(card);
1922                 return err;
1923         }
1924
1925         snd_card_set_dev(card, &pci->dev);
1926
1927         err = snd_card_register(card);
1928         if (err < 0) {
1929                 snd_card_free(card);
1930                 return err;
1931         }
1932
1933         pci_set_drvdata(pci, card);
1934         chip->running = 1;
1935         power_down_all_codecs(chip);
1936
1937         return err;
1938 }
1939
1940 static void __devexit azx_remove(struct pci_dev *pci)
1941 {
1942         snd_card_free(pci_get_drvdata(pci));
1943         pci_set_drvdata(pci, NULL);
1944 }
1945
1946 /* PCI IDs */
1947 static struct pci_device_id azx_ids[] = {
1948         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1949         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1950         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1951         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1952         { 0x8086, 0x293e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1953         { 0x8086, 0x293f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1954         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1955         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1956         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1957         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1958         { 0x1002, 0x960f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS780 HDMI */
1959         { 0x1002, 0xaa00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI R600 HDMI */
1960         { 0x1002, 0xaa08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV630 HDMI */
1961         { 0x1002, 0xaa10, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV610 HDMI */
1962         { 0x1002, 0xaa18, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV670 HDMI */
1963         { 0x1002, 0xaa20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV635 HDMI */
1964         { 0x1002, 0xaa28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV620 HDMI */
1965         { 0x1002, 0xaa30, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV770 HDMI */
1966         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1967         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1968         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1969         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP51 */
1970         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP55 */
1971         { 0x10de, 0x03e4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1972         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1973         { 0x10de, 0x044a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1974         { 0x10de, 0x044b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1975         { 0x10de, 0x055c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1976         { 0x10de, 0x055d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1977         { 0x10de, 0x07fc, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1978         { 0x10de, 0x07fd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1979         { 0x10de, 0x0774, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1980         { 0x10de, 0x0775, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1981         { 0x10de, 0x0776, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1982         { 0x10de, 0x0777, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1983         { 0x10de, 0x0ac0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1984         { 0x10de, 0x0ac1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1985         { 0x10de, 0x0ac2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1986         { 0x10de, 0x0ac3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1987         { 0, }
1988 };
1989 MODULE_DEVICE_TABLE(pci, azx_ids);
1990
1991 /* pci_driver definition */
1992 static struct pci_driver driver = {
1993         .name = "HDA Intel",
1994         .id_table = azx_ids,
1995         .probe = azx_probe,
1996         .remove = __devexit_p(azx_remove),
1997 #ifdef CONFIG_PM
1998         .suspend = azx_suspend,
1999         .resume = azx_resume,
2000 #endif
2001 };
2002
2003 static int __init alsa_card_azx_init(void)
2004 {
2005         return pci_register_driver(&driver);
2006 }
2007
2008 static void __exit alsa_card_azx_exit(void)
2009 {
2010         pci_unregister_driver(&driver);
2011 }
2012
2013 module_init(alsa_card_azx_init)
2014 module_exit(alsa_card_azx_exit)