sound/soc/codecs/max98088.c

   1 /*
   2  * max98088.c -- MAX98088 ALSA SoC Audio driver
   3  *
   4  * Copyright 2010 Maxim Integrated Products
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <sound/core.h>
  19 #include <sound/pcm.h>
  20 #include <sound/pcm_params.h>
  21 #include <sound/soc.h>
  22 #include <sound/initval.h>
  23 #include <sound/tlv.h>
  24 #include <linux/slab.h>
  25 #include <asm/div64.h>
  26 #include <sound/max98088.h>
  27 #include "max98088.h"
  28
  29 enum max98088_type {
  30        MAX98088,
  31        MAX98089,
  32 };
  33
  34 struct max98088_cdata {
  35        unsigned int rate;
  36        unsigned int fmt;
  37        int eq_sel;
  38 };
  39
  40 struct max98088_priv {
  41        enum max98088_type devtype;
  42        struct max98088_pdata *pdata;
  43        unsigned int sysclk;
  44        struct max98088_cdata dai[2];
  45        int eq_textcnt;
  46        const char **eq_texts;
  47        struct soc_enum eq_enum;
  48        u8 ina_state;
  49        u8 inb_state;
  50        unsigned int ex_mode;
  51        unsigned int digmic;
  52        unsigned int mic1pre;
  53        unsigned int mic2pre;
  54        unsigned int extmic_mode;
  55 };
  56
  57 static const u8 max98088_reg[M98088_REG_CNT] = {
  58        0x00, /* 00 IRQ status */
  59        0x00, /* 01 MIC status */
  60        0x00, /* 02 jack status */
  61        0x00, /* 03 battery voltage */
  62        0x00, /* 04 */
  63        0x00, /* 05 */
  64        0x00, /* 06 */
  65        0x00, /* 07 */
  66        0x00, /* 08 */
  67        0x00, /* 09 */
  68        0x00, /* 0A */
  69        0x00, /* 0B */
  70        0x00, /* 0C */
  71        0x00, /* 0D */
  72        0x00, /* 0E */
  73        0x00, /* 0F interrupt enable */
  74
  75        0x00, /* 10 master clock */
  76        0x00, /* 11 DAI1 clock mode */
  77        0x00, /* 12 DAI1 clock control */
  78        0x00, /* 13 DAI1 clock control */
  79        0x00, /* 14 DAI1 format */
  80        0x00, /* 15 DAI1 clock */
  81        0x00, /* 16 DAI1 config */
  82        0x00, /* 17 DAI1 TDM */
  83        0x00, /* 18 DAI1 filters */
  84        0x00, /* 19 DAI2 clock mode */
  85        0x00, /* 1A DAI2 clock control */
  86        0x00, /* 1B DAI2 clock control */
  87        0x00, /* 1C DAI2 format */
  88        0x00, /* 1D DAI2 clock */
  89        0x00, /* 1E DAI2 config */
  90        0x00, /* 1F DAI2 TDM */
  91
  92        0x00, /* 20 DAI2 filters */
  93        0x00, /* 21 data config */
  94        0x00, /* 22 DAC mixer */
  95        0x00, /* 23 left ADC mixer */
  96        0x00, /* 24 right ADC mixer */
  97        0x00, /* 25 left HP mixer */
  98        0x00, /* 26 right HP mixer */
  99        0x00, /* 27 HP control */
 100        0x00, /* 28 left REC mixer */
 101        0x00, /* 29 right REC mixer */
 102        0x00, /* 2A REC control */
 103        0x00, /* 2B left SPK mixer */
 104        0x00, /* 2C right SPK mixer */
 105        0x00, /* 2D SPK control */
 106        0x00, /* 2E sidetone */
 107        0x00, /* 2F DAI1 playback level */
 108
 109        0x00, /* 30 DAI1 playback level */
 110        0x00, /* 31 DAI2 playback level */
 111        0x00, /* 32 DAI2 playbakc level */
 112        0x00, /* 33 left ADC level */
 113        0x00, /* 34 right ADC level */
 114        0x00, /* 35 MIC1 level */
 115        0x00, /* 36 MIC2 level */
 116        0x00, /* 37 INA level */
 117        0x00, /* 38 INB level */
 118        0x00, /* 39 left HP volume */
 119        0x00, /* 3A right HP volume */
 120        0x00, /* 3B left REC volume */
 121        0x00, /* 3C right REC volume */
 122        0x00, /* 3D left SPK volume */
 123        0x00, /* 3E right SPK volume */
 124        0x00, /* 3F MIC config */
 125
 126        0x00, /* 40 MIC threshold */
 127        0x00, /* 41 excursion limiter filter */
 128        0x00, /* 42 excursion limiter threshold */
 129        0x00, /* 43 ALC */
 130        0x00, /* 44 power limiter threshold */
 131        0x00, /* 45 power limiter config */
 132        0x00, /* 46 distortion limiter config */
 133        0x00, /* 47 audio input */
 134        0x00, /* 48 microphone */
 135        0x00, /* 49 level control */
 136        0x00, /* 4A bypass switches */
 137        0x00, /* 4B jack detect */
 138        0x00, /* 4C input enable */
 139        0x00, /* 4D output enable */
 140        0xF0, /* 4E bias control */
 141        0x00, /* 4F DAC power */
 142
 143        0x0F, /* 50 DAC power */
 144        0x00, /* 51 system */
 145        0x00, /* 52 DAI1 EQ1 */
 146        0x00, /* 53 DAI1 EQ1 */
 147        0x00, /* 54 DAI1 EQ1 */
 148        0x00, /* 55 DAI1 EQ1 */
 149        0x00, /* 56 DAI1 EQ1 */
 150        0x00, /* 57 DAI1 EQ1 */
 151        0x00, /* 58 DAI1 EQ1 */
 152        0x00, /* 59 DAI1 EQ1 */
 153        0x00, /* 5A DAI1 EQ1 */
 154        0x00, /* 5B DAI1 EQ1 */
 155        0x00, /* 5C DAI1 EQ2 */
 156        0x00, /* 5D DAI1 EQ2 */
 157        0x00, /* 5E DAI1 EQ2 */
 158        0x00, /* 5F DAI1 EQ2 */
 159
 160        0x00, /* 60 DAI1 EQ2 */
 161        0x00, /* 61 DAI1 EQ2 */
 162        0x00, /* 62 DAI1 EQ2 */
 163        0x00, /* 63 DAI1 EQ2 */
 164        0x00, /* 64 DAI1 EQ2 */
 165        0x00, /* 65 DAI1 EQ2 */
 166        0x00, /* 66 DAI1 EQ3 */
 167        0x00, /* 67 DAI1 EQ3 */
 168        0x00, /* 68 DAI1 EQ3 */
 169        0x00, /* 69 DAI1 EQ3 */
 170        0x00, /* 6A DAI1 EQ3 */
 171        0x00, /* 6B DAI1 EQ3 */
 172        0x00, /* 6C DAI1 EQ3 */
 173        0x00, /* 6D DAI1 EQ3 */
 174        0x00, /* 6E DAI1 EQ3 */
 175        0x00, /* 6F DAI1 EQ3 */
 176
 177        0x00, /* 70 DAI1 EQ4 */
 178        0x00, /* 71 DAI1 EQ4 */
 179        0x00, /* 72 DAI1 EQ4 */
 180        0x00, /* 73 DAI1 EQ4 */
 181        0x00, /* 74 DAI1 EQ4 */
 182        0x00, /* 75 DAI1 EQ4 */
 183        0x00, /* 76 DAI1 EQ4 */
 184        0x00, /* 77 DAI1 EQ4 */
 185        0x00, /* 78 DAI1 EQ4 */
 186        0x00, /* 79 DAI1 EQ4 */
 187        0x00, /* 7A DAI1 EQ5 */
 188        0x00, /* 7B DAI1 EQ5 */
 189        0x00, /* 7C DAI1 EQ5 */
 190        0x00, /* 7D DAI1 EQ5 */
 191        0x00, /* 7E DAI1 EQ5 */
 192        0x00, /* 7F DAI1 EQ5 */
 193
 194        0x00, /* 80 DAI1 EQ5 */
 195        0x00, /* 81 DAI1 EQ5 */
 196        0x00, /* 82 DAI1 EQ5 */
 197        0x00, /* 83 DAI1 EQ5 */
 198        0x00, /* 84 DAI2 EQ1 */
 199        0x00, /* 85 DAI2 EQ1 */
 200        0x00, /* 86 DAI2 EQ1 */
 201        0x00, /* 87 DAI2 EQ1 */
 202        0x00, /* 88 DAI2 EQ1 */
 203        0x00, /* 89 DAI2 EQ1 */
 204        0x00, /* 8A DAI2 EQ1 */
 205        0x00, /* 8B DAI2 EQ1 */
 206        0x00, /* 8C DAI2 EQ1 */
 207        0x00, /* 8D DAI2 EQ1 */
 208        0x00, /* 8E DAI2 EQ2 */
 209        0x00, /* 8F DAI2 EQ2 */
 210
 211        0x00, /* 90 DAI2 EQ2 */
 212        0x00, /* 91 DAI2 EQ2 */
 213        0x00, /* 92 DAI2 EQ2 */
 214        0x00, /* 93 DAI2 EQ2 */
 215        0x00, /* 94 DAI2 EQ2 */
 216        0x00, /* 95 DAI2 EQ2 */
 217        0x00, /* 96 DAI2 EQ2 */
 218        0x00, /* 97 DAI2 EQ2 */
 219        0x00, /* 98 DAI2 EQ3 */
 220        0x00, /* 99 DAI2 EQ3 */
 221        0x00, /* 9A DAI2 EQ3 */
 222        0x00, /* 9B DAI2 EQ3 */
 223        0x00, /* 9C DAI2 EQ3 */
 224        0x00, /* 9D DAI2 EQ3 */
 225        0x00, /* 9E DAI2 EQ3 */
 226        0x00, /* 9F DAI2 EQ3 */
 227
 228        0x00, /* A0 DAI2 EQ3 */
 229        0x00, /* A1 DAI2 EQ3 */
 230        0x00, /* A2 DAI2 EQ4 */
 231        0x00, /* A3 DAI2 EQ4 */
 232        0x00, /* A4 DAI2 EQ4 */
 233        0x00, /* A5 DAI2 EQ4 */
 234        0x00, /* A6 DAI2 EQ4 */
 235        0x00, /* A7 DAI2 EQ4 */
 236        0x00, /* A8 DAI2 EQ4 */
 237        0x00, /* A9 DAI2 EQ4 */
 238        0x00, /* AA DAI2 EQ4 */
 239        0x00, /* AB DAI2 EQ4 */
 240        0x00, /* AC DAI2 EQ5 */
 241        0x00, /* AD DAI2 EQ5 */
 242        0x00, /* AE DAI2 EQ5 */
 243        0x00, /* AF DAI2 EQ5 */
 244
 245        0x00, /* B0 DAI2 EQ5 */
 246        0x00, /* B1 DAI2 EQ5 */
 247        0x00, /* B2 DAI2 EQ5 */
 248        0x00, /* B3 DAI2 EQ5 */
 249        0x00, /* B4 DAI2 EQ5 */
 250        0x00, /* B5 DAI2 EQ5 */
 251        0x00, /* B6 DAI1 biquad */
 252        0x00, /* B7 DAI1 biquad */
 253        0x00, /* B8 DAI1 biquad */
 254        0x00, /* B9 DAI1 biquad */
 255        0x00, /* BA DAI1 biquad */
 256        0x00, /* BB DAI1 biquad */
 257        0x00, /* BC DAI1 biquad */
 258        0x00, /* BD DAI1 biquad */
 259        0x00, /* BE DAI1 biquad */
 260        0x00, /* BF DAI1 biquad */
 261
 262        0x00, /* C0 DAI2 biquad */
 263        0x00, /* C1 DAI2 biquad */
 264        0x00, /* C2 DAI2 biquad */
 265        0x00, /* C3 DAI2 biquad */
 266        0x00, /* C4 DAI2 biquad */
 267        0x00, /* C5 DAI2 biquad */
 268        0x00, /* C6 DAI2 biquad */
 269        0x00, /* C7 DAI2 biquad */
 270        0x00, /* C8 DAI2 biquad */
 271        0x00, /* C9 DAI2 biquad */
 272        0x00, /* CA */
 273        0x00, /* CB */
 274        0x00, /* CC */
 275        0x00, /* CD */
 276        0x00, /* CE */
 277        0x00, /* CF */
 278
 279        0x00, /* D0 */
 280        0x00, /* D1 */
 281        0x00, /* D2 */
 282        0x00, /* D3 */
 283        0x00, /* D4 */
 284        0x00, /* D5 */
 285        0x00, /* D6 */
 286        0x00, /* D7 */
 287        0x00, /* D8 */
 288        0x00, /* D9 */
 289        0x00, /* DA */
 290        0x70, /* DB */
 291        0x00, /* DC */
 292        0x00, /* DD */
 293        0x00, /* DE */
 294        0x00, /* DF */
 295
 296        0x00, /* E0 */
 297        0x00, /* E1 */
 298        0x00, /* E2 */
 299        0x00, /* E3 */
 300        0x00, /* E4 */
 301        0x00, /* E5 */
 302        0x00, /* E6 */
 303        0x00, /* E7 */
 304        0x00, /* E8 */
 305        0x00, /* E9 */
 306        0x00, /* EA */
 307        0x00, /* EB */
 308        0x00, /* EC */
 309        0x00, /* ED */
 310        0x00, /* EE */
 311        0x00, /* EF */
 312
 313        0x00, /* F0 */
 314        0x00, /* F1 */
 315        0x00, /* F2 */
 316        0x00, /* F3 */
 317        0x00, /* F4 */
 318        0x00, /* F5 */
 319        0x00, /* F6 */
 320        0x00, /* F7 */
 321        0x00, /* F8 */
 322        0x00, /* F9 */
 323        0x00, /* FA */
 324        0x00, /* FB */
 325        0x00, /* FC */
 326        0x00, /* FD */
 327        0x00, /* FE */
 328        0x00, /* FF */
 329 };
 330
 331 static struct {
 332        int readable;
 333        int writable;
 334        int vol;
 335 } max98088_access[M98088_REG_CNT] = {
 336        { 0xFF, 0xFF, 1 }, /* 00 IRQ status */
 337        { 0xFF, 0x00, 1 }, /* 01 MIC status */
 338        { 0xFF, 0x00, 1 }, /* 02 jack status */
 339        { 0x1F, 0x1F, 1 }, /* 03 battery voltage */
 340        { 0xFF, 0xFF, 0 }, /* 04 */
 341        { 0xFF, 0xFF, 0 }, /* 05 */
 342        { 0xFF, 0xFF, 0 }, /* 06 */
 343        { 0xFF, 0xFF, 0 }, /* 07 */
 344        { 0xFF, 0xFF, 0 }, /* 08 */
 345        { 0xFF, 0xFF, 0 }, /* 09 */
 346        { 0xFF, 0xFF, 0 }, /* 0A */
 347        { 0xFF, 0xFF, 0 }, /* 0B */
 348        { 0xFF, 0xFF, 0 }, /* 0C */
 349        { 0xFF, 0xFF, 0 }, /* 0D */
 350        { 0xFF, 0xFF, 0 }, /* 0E */
 351        { 0xFF, 0xFF, 0 }, /* 0F interrupt enable */
 352
 353        { 0xFF, 0xFF, 0 }, /* 10 master clock */
 354        { 0xFF, 0xFF, 0 }, /* 11 DAI1 clock mode */
 355        { 0xFF, 0xFF, 0 }, /* 12 DAI1 clock control */
 356        { 0xFF, 0xFF, 0 }, /* 13 DAI1 clock control */
 357        { 0xFF, 0xFF, 0 }, /* 14 DAI1 format */
 358        { 0xFF, 0xFF, 0 }, /* 15 DAI1 clock */
 359        { 0xFF, 0xFF, 0 }, /* 16 DAI1 config */
 360        { 0xFF, 0xFF, 0 }, /* 17 DAI1 TDM */
 361        { 0xFF, 0xFF, 0 }, /* 18 DAI1 filters */
 362        { 0xFF, 0xFF, 0 }, /* 19 DAI2 clock mode */
 363        { 0xFF, 0xFF, 0 }, /* 1A DAI2 clock control */
 364        { 0xFF, 0xFF, 0 }, /* 1B DAI2 clock control */
 365        { 0xFF, 0xFF, 0 }, /* 1C DAI2 format */
 366        { 0xFF, 0xFF, 0 }, /* 1D DAI2 clock */
 367        { 0xFF, 0xFF, 0 }, /* 1E DAI2 config */
 368        { 0xFF, 0xFF, 0 }, /* 1F DAI2 TDM */
 369
 370        { 0xFF, 0xFF, 0 }, /* 20 DAI2 filters */
 371        { 0xFF, 0xFF, 0 }, /* 21 data config */
 372        { 0xFF, 0xFF, 0 }, /* 22 DAC mixer */
 373        { 0xFF, 0xFF, 0 }, /* 23 left ADC mixer */
 374        { 0xFF, 0xFF, 0 }, /* 24 right ADC mixer */
 375        { 0xFF, 0xFF, 0 }, /* 25 left HP mixer */
 376        { 0xFF, 0xFF, 0 }, /* 26 right HP mixer */
 377        { 0xFF, 0xFF, 0 }, /* 27 HP control */
 378        { 0xFF, 0xFF, 0 }, /* 28 left REC mixer */
 379        { 0xFF, 0xFF, 0 }, /* 29 right REC mixer */
 380        { 0xFF, 0xFF, 0 }, /* 2A REC control */
 381        { 0xFF, 0xFF, 0 }, /* 2B left SPK mixer */
 382        { 0xFF, 0xFF, 0 }, /* 2C right SPK mixer */
 383        { 0xFF, 0xFF, 0 }, /* 2D SPK control */
 384        { 0xFF, 0xFF, 0 }, /* 2E sidetone */
 385        { 0xFF, 0xFF, 0 }, /* 2F DAI1 playback level */
 386
 387        { 0xFF, 0xFF, 0 }, /* 30 DAI1 playback level */
 388        { 0xFF, 0xFF, 0 }, /* 31 DAI2 playback level */
 389        { 0xFF, 0xFF, 0 }, /* 32 DAI2 playbakc level */
 390        { 0xFF, 0xFF, 0 }, /* 33 left ADC level */
 391        { 0xFF, 0xFF, 0 }, /* 34 right ADC level */
 392        { 0xFF, 0xFF, 0 }, /* 35 MIC1 level */
 393        { 0xFF, 0xFF, 0 }, /* 36 MIC2 level */
 394        { 0xFF, 0xFF, 0 }, /* 37 INA level */
 395        { 0xFF, 0xFF, 0 }, /* 38 INB level */
 396        { 0xFF, 0xFF, 0 }, /* 39 left HP volume */
 397        { 0xFF, 0xFF, 0 }, /* 3A right HP volume */
 398        { 0xFF, 0xFF, 0 }, /* 3B left REC volume */
 399        { 0xFF, 0xFF, 0 }, /* 3C right REC volume */
 400        { 0xFF, 0xFF, 0 }, /* 3D left SPK volume */
 401        { 0xFF, 0xFF, 0 }, /* 3E right SPK volume */
 402        { 0xFF, 0xFF, 0 }, /* 3F MIC config */
 403
 404        { 0xFF, 0xFF, 0 }, /* 40 MIC threshold */
 405        { 0xFF, 0xFF, 0 }, /* 41 excursion limiter filter */
 406        { 0xFF, 0xFF, 0 }, /* 42 excursion limiter threshold */
 407        { 0xFF, 0xFF, 0 }, /* 43 ALC */
 408        { 0xFF, 0xFF, 0 }, /* 44 power limiter threshold */
 409        { 0xFF, 0xFF, 0 }, /* 45 power limiter config */
 410        { 0xFF, 0xFF, 0 }, /* 46 distortion limiter config */
 411        { 0xFF, 0xFF, 0 }, /* 47 audio input */
 412        { 0xFF, 0xFF, 0 }, /* 48 microphone */
 413        { 0xFF, 0xFF, 0 }, /* 49 level control */
 414        { 0xFF, 0xFF, 0 }, /* 4A bypass switches */
 415        { 0xFF, 0xFF, 0 }, /* 4B jack detect */
 416        { 0xFF, 0xFF, 0 }, /* 4C input enable */
 417        { 0xFF, 0xFF, 0 }, /* 4D output enable */
 418        { 0xFF, 0xFF, 0 }, /* 4E bias control */
 419        { 0xFF, 0xFF, 0 }, /* 4F DAC power */
 420
 421        { 0xFF, 0xFF, 0 }, /* 50 DAC power */
 422        { 0xFF, 0xFF, 0 }, /* 51 system */
 423        { 0xFF, 0xFF, 0 }, /* 52 DAI1 EQ1 */
 424        { 0xFF, 0xFF, 0 }, /* 53 DAI1 EQ1 */
 425        { 0xFF, 0xFF, 0 }, /* 54 DAI1 EQ1 */
 426        { 0xFF, 0xFF, 0 }, /* 55 DAI1 EQ1 */
 427        { 0xFF, 0xFF, 0 }, /* 56 DAI1 EQ1 */
 428        { 0xFF, 0xFF, 0 }, /* 57 DAI1 EQ1 */
 429        { 0xFF, 0xFF, 0 }, /* 58 DAI1 EQ1 */
 430        { 0xFF, 0xFF, 0 }, /* 59 DAI1 EQ1 */
 431        { 0xFF, 0xFF, 0 }, /* 5A DAI1 EQ1 */
 432        { 0xFF, 0xFF, 0 }, /* 5B DAI1 EQ1 */
 433        { 0xFF, 0xFF, 0 }, /* 5C DAI1 EQ2 */
 434        { 0xFF, 0xFF, 0 }, /* 5D DAI1 EQ2 */
 435        { 0xFF, 0xFF, 0 }, /* 5E DAI1 EQ2 */
 436        { 0xFF, 0xFF, 0 }, /* 5F DAI1 EQ2 */
 437
 438        { 0xFF, 0xFF, 0 }, /* 60 DAI1 EQ2 */
 439        { 0xFF, 0xFF, 0 }, /* 61 DAI1 EQ2 */
 440        { 0xFF, 0xFF, 0 }, /* 62 DAI1 EQ2 */
 441        { 0xFF, 0xFF, 0 }, /* 63 DAI1 EQ2 */
 442        { 0xFF, 0xFF, 0 }, /* 64 DAI1 EQ2 */
 443        { 0xFF, 0xFF, 0 }, /* 65 DAI1 EQ2 */
 444        { 0xFF, 0xFF, 0 }, /* 66 DAI1 EQ3 */
 445        { 0xFF, 0xFF, 0 }, /* 67 DAI1 EQ3 */
 446        { 0xFF, 0xFF, 0 }, /* 68 DAI1 EQ3 */
 447        { 0xFF, 0xFF, 0 }, /* 69 DAI1 EQ3 */
 448        { 0xFF, 0xFF, 0 }, /* 6A DAI1 EQ3 */
 449        { 0xFF, 0xFF, 0 }, /* 6B DAI1 EQ3 */
 450        { 0xFF, 0xFF, 0 }, /* 6C DAI1 EQ3 */
 451        { 0xFF, 0xFF, 0 }, /* 6D DAI1 EQ3 */
 452        { 0xFF, 0xFF, 0 }, /* 6E DAI1 EQ3 */
 453        { 0xFF, 0xFF, 0 }, /* 6F DAI1 EQ3 */
 454
 455        { 0xFF, 0xFF, 0 }, /* 70 DAI1 EQ4 */
 456        { 0xFF, 0xFF, 0 }, /* 71 DAI1 EQ4 */
 457        { 0xFF, 0xFF, 0 }, /* 72 DAI1 EQ4 */
 458        { 0xFF, 0xFF, 0 }, /* 73 DAI1 EQ4 */
 459        { 0xFF, 0xFF, 0 }, /* 74 DAI1 EQ4 */
 460        { 0xFF, 0xFF, 0 }, /* 75 DAI1 EQ4 */
 461        { 0xFF, 0xFF, 0 }, /* 76 DAI1 EQ4 */
 462        { 0xFF, 0xFF, 0 }, /* 77 DAI1 EQ4 */
 463        { 0xFF, 0xFF, 0 }, /* 78 DAI1 EQ4 */
 464        { 0xFF, 0xFF, 0 }, /* 79 DAI1 EQ4 */
 465        { 0xFF, 0xFF, 0 }, /* 7A DAI1 EQ5 */
 466        { 0xFF, 0xFF, 0 }, /* 7B DAI1 EQ5 */
 467        { 0xFF, 0xFF, 0 }, /* 7C DAI1 EQ5 */
 468        { 0xFF, 0xFF, 0 }, /* 7D DAI1 EQ5 */
 469        { 0xFF, 0xFF, 0 }, /* 7E DAI1 EQ5 */
 470        { 0xFF, 0xFF, 0 }, /* 7F DAI1 EQ5 */
 471
 472        { 0xFF, 0xFF, 0 }, /* 80 DAI1 EQ5 */
 473        { 0xFF, 0xFF, 0 }, /* 81 DAI1 EQ5 */
 474        { 0xFF, 0xFF, 0 }, /* 82 DAI1 EQ5 */
 475        { 0xFF, 0xFF, 0 }, /* 83 DAI1 EQ5 */
 476        { 0xFF, 0xFF, 0 }, /* 84 DAI2 EQ1 */
 477        { 0xFF, 0xFF, 0 }, /* 85 DAI2 EQ1 */
 478        { 0xFF, 0xFF, 0 }, /* 86 DAI2 EQ1 */
 479        { 0xFF, 0xFF, 0 }, /* 87 DAI2 EQ1 */
 480        { 0xFF, 0xFF, 0 }, /* 88 DAI2 EQ1 */
 481        { 0xFF, 0xFF, 0 }, /* 89 DAI2 EQ1 */
 482        { 0xFF, 0xFF, 0 }, /* 8A DAI2 EQ1 */
 483        { 0xFF, 0xFF, 0 }, /* 8B DAI2 EQ1 */
 484        { 0xFF, 0xFF, 0 }, /* 8C DAI2 EQ1 */
 485        { 0xFF, 0xFF, 0 }, /* 8D DAI2 EQ1 */
 486        { 0xFF, 0xFF, 0 }, /* 8E DAI2 EQ2 */
 487        { 0xFF, 0xFF, 0 }, /* 8F DAI2 EQ2 */
 488
 489        { 0xFF, 0xFF, 0 }, /* 90 DAI2 EQ2 */
 490        { 0xFF, 0xFF, 0 }, /* 91 DAI2 EQ2 */
 491        { 0xFF, 0xFF, 0 }, /* 92 DAI2 EQ2 */
 492        { 0xFF, 0xFF, 0 }, /* 93 DAI2 EQ2 */
 493        { 0xFF, 0xFF, 0 }, /* 94 DAI2 EQ2 */
 494        { 0xFF, 0xFF, 0 }, /* 95 DAI2 EQ2 */
 495        { 0xFF, 0xFF, 0 }, /* 96 DAI2 EQ2 */
 496        { 0xFF, 0xFF, 0 }, /* 97 DAI2 EQ2 */
 497        { 0xFF, 0xFF, 0 }, /* 98 DAI2 EQ3 */
 498        { 0xFF, 0xFF, 0 }, /* 99 DAI2 EQ3 */
 499        { 0xFF, 0xFF, 0 }, /* 9A DAI2 EQ3 */
 500        { 0xFF, 0xFF, 0 }, /* 9B DAI2 EQ3 */
 501        { 0xFF, 0xFF, 0 }, /* 9C DAI2 EQ3 */
 502        { 0xFF, 0xFF, 0 }, /* 9D DAI2 EQ3 */
 503        { 0xFF, 0xFF, 0 }, /* 9E DAI2 EQ3 */
 504        { 0xFF, 0xFF, 0 }, /* 9F DAI2 EQ3 */
 505
 506        { 0xFF, 0xFF, 0 }, /* A0 DAI2 EQ3 */
 507        { 0xFF, 0xFF, 0 }, /* A1 DAI2 EQ3 */
 508        { 0xFF, 0xFF, 0 }, /* A2 DAI2 EQ4 */
 509        { 0xFF, 0xFF, 0 }, /* A3 DAI2 EQ4 */
 510        { 0xFF, 0xFF, 0 }, /* A4 DAI2 EQ4 */
 511        { 0xFF, 0xFF, 0 }, /* A5 DAI2 EQ4 */
 512        { 0xFF, 0xFF, 0 }, /* A6 DAI2 EQ4 */
 513        { 0xFF, 0xFF, 0 }, /* A7 DAI2 EQ4 */
 514        { 0xFF, 0xFF, 0 }, /* A8 DAI2 EQ4 */
 515        { 0xFF, 0xFF, 0 }, /* A9 DAI2 EQ4 */
 516        { 0xFF, 0xFF, 0 }, /* AA DAI2 EQ4 */
 517        { 0xFF, 0xFF, 0 }, /* AB DAI2 EQ4 */
 518        { 0xFF, 0xFF, 0 }, /* AC DAI2 EQ5 */
 519        { 0xFF, 0xFF, 0 }, /* AD DAI2 EQ5 */
 520        { 0xFF, 0xFF, 0 }, /* AE DAI2 EQ5 */
 521        { 0xFF, 0xFF, 0 }, /* AF DAI2 EQ5 */
 522
 523        { 0xFF, 0xFF, 0 }, /* B0 DAI2 EQ5 */
 524        { 0xFF, 0xFF, 0 }, /* B1 DAI2 EQ5 */
 525        { 0xFF, 0xFF, 0 }, /* B2 DAI2 EQ5 */
 526        { 0xFF, 0xFF, 0 }, /* B3 DAI2 EQ5 */
 527        { 0xFF, 0xFF, 0 }, /* B4 DAI2 EQ5 */
 528        { 0xFF, 0xFF, 0 }, /* B5 DAI2 EQ5 */
 529        { 0xFF, 0xFF, 0 }, /* B6 DAI1 biquad */
 530        { 0xFF, 0xFF, 0 }, /* B7 DAI1 biquad */
 531        { 0xFF, 0xFF, 0 }, /* B8 DAI1 biquad */
 532        { 0xFF, 0xFF, 0 }, /* B9 DAI1 biquad */
 533        { 0xFF, 0xFF, 0 }, /* BA DAI1 biquad */
 534        { 0xFF, 0xFF, 0 }, /* BB DAI1 biquad */
 535        { 0xFF, 0xFF, 0 }, /* BC DAI1 biquad */
 536        { 0xFF, 0xFF, 0 }, /* BD DAI1 biquad */
 537        { 0xFF, 0xFF, 0 }, /* BE DAI1 biquad */
 538        { 0xFF, 0xFF, 0 }, /* BF DAI1 biquad */
 539
 540        { 0xFF, 0xFF, 0 }, /* C0 DAI2 biquad */
 541        { 0xFF, 0xFF, 0 }, /* C1 DAI2 biquad */
 542        { 0xFF, 0xFF, 0 }, /* C2 DAI2 biquad */
 543        { 0xFF, 0xFF, 0 }, /* C3 DAI2 biquad */
 544        { 0xFF, 0xFF, 0 }, /* C4 DAI2 biquad */
 545        { 0xFF, 0xFF, 0 }, /* C5 DAI2 biquad */
 546        { 0xFF, 0xFF, 0 }, /* C6 DAI2 biquad */
 547        { 0xFF, 0xFF, 0 }, /* C7 DAI2 biquad */
 548        { 0xFF, 0xFF, 0 }, /* C8 DAI2 biquad */
 549        { 0xFF, 0xFF, 0 }, /* C9 DAI2 biquad */
 550        { 0x00, 0x00, 0 }, /* CA */
 551        { 0x00, 0x00, 0 }, /* CB */
 552        { 0x00, 0x00, 0 }, /* CC */
 553        { 0x00, 0x00, 0 }, /* CD */
 554        { 0x00, 0x00, 0 }, /* CE */
 555        { 0x00, 0x00, 0 }, /* CF */
 556
 557        { 0x00, 0x00, 0 }, /* D0 */
 558        { 0x00, 0x00, 0 }, /* D1 */
 559        { 0x00, 0x00, 0 }, /* D2 */
 560        { 0x00, 0x00, 0 }, /* D3 */
 561        { 0x00, 0x00, 0 }, /* D4 */
 562        { 0x00, 0x00, 0 }, /* D5 */
 563        { 0x00, 0x00, 0 }, /* D6 */
 564        { 0x00, 0x00, 0 }, /* D7 */
 565        { 0x00, 0x00, 0 }, /* D8 */
 566        { 0x00, 0x00, 0 }, /* D9 */
 567        { 0x00, 0x00, 0 }, /* DA */
 568        { 0x00, 0x00, 0 }, /* DB */
 569        { 0x00, 0x00, 0 }, /* DC */
 570        { 0x00, 0x00, 0 }, /* DD */
 571        { 0x00, 0x00, 0 }, /* DE */
 572        { 0x00, 0x00, 0 }, /* DF */
 573
 574        { 0x00, 0x00, 0 }, /* E0 */
 575        { 0x00, 0x00, 0 }, /* E1 */
 576        { 0x00, 0x00, 0 }, /* E2 */
 577        { 0x00, 0x00, 0 }, /* E3 */
 578        { 0x00, 0x00, 0 }, /* E4 */
 579        { 0x00, 0x00, 0 }, /* E5 */
 580        { 0x00, 0x00, 0 }, /* E6 */
 581        { 0x00, 0x00, 0 }, /* E7 */
 582        { 0x00, 0x00, 0 }, /* E8 */
 583        { 0x00, 0x00, 0 }, /* E9 */
 584        { 0x00, 0x00, 0 }, /* EA */
 585        { 0x00, 0x00, 0 }, /* EB */
 586        { 0x00, 0x00, 0 }, /* EC */
 587        { 0x00, 0x00, 0 }, /* ED */
 588        { 0x00, 0x00, 0 }, /* EE */
 589        { 0x00, 0x00, 0 }, /* EF */
 590
 591        { 0x00, 0x00, 0 }, /* F0 */
 592        { 0x00, 0x00, 0 }, /* F1 */
 593        { 0x00, 0x00, 0 }, /* F2 */
 594        { 0x00, 0x00, 0 }, /* F3 */
 595        { 0x00, 0x00, 0 }, /* F4 */
 596        { 0x00, 0x00, 0 }, /* F5 */
 597        { 0x00, 0x00, 0 }, /* F6 */
 598        { 0x00, 0x00, 0 }, /* F7 */
 599        { 0x00, 0x00, 0 }, /* F8 */
 600        { 0x00, 0x00, 0 }, /* F9 */
 601        { 0x00, 0x00, 0 }, /* FA */
 602        { 0x00, 0x00, 0 }, /* FB */
 603        { 0x00, 0x00, 0 }, /* FC */
 604        { 0x00, 0x00, 0 }, /* FD */
 605        { 0x00, 0x00, 0 }, /* FE */
 606        { 0xFF, 0x00, 1 }, /* FF */
 607 };
 608
 609 static int max98088_volatile_register(struct snd_soc_codec *codec, unsigned int reg)
 610 {
 611        return max98088_access[reg].vol;
 612 }
 613
 614
 615 /*
 616  * Load equalizer DSP coefficient configurations registers
 617  */
 618 static void m98088_eq_band(struct snd_soc_codec *codec, unsigned int dai,
 619                    unsigned int band, u16 *coefs)
 620 {
 621        unsigned int eq_reg;
 622        unsigned int i;
 623
 624         if (WARN_ON(band > 4) ||
 625             WARN_ON(dai > 1))
 626                 return;
 627
 628        /* Load the base register address */
 629        eq_reg = dai ? M98088_REG_84_DAI2_EQ_BASE : M98088_REG_52_DAI1_EQ_BASE;
 630
 631        /* Add the band address offset, note adjustment for word address */
 632        eq_reg += band * (M98088_COEFS_PER_BAND << 1);
 633
 634        /* Step through the registers and coefs */
 635        for (i = 0; i < M98088_COEFS_PER_BAND; i++) {
 636                snd_soc_write(codec, eq_reg++, M98088_BYTE1(coefs[i]));
 637                snd_soc_write(codec, eq_reg++, M98088_BYTE0(coefs[i]));
 638        }
 639 }
 640
 641 /*
 642  * Excursion limiter modes
 643  */
 644 static const char *max98088_exmode_texts[] = {
 645        "Off", "100Hz", "400Hz", "600Hz", "800Hz", "1000Hz", "200-400Hz",
 646        "400-600Hz", "400-800Hz",
 647 };
 648
 649 static const unsigned int max98088_exmode_values[] = {
 650        0x00, 0x43, 0x10, 0x20, 0x30, 0x40, 0x11, 0x22, 0x32
 651 };
 652
 653 static const struct soc_enum max98088_exmode_enum =
 654        SOC_VALUE_ENUM_SINGLE(M98088_REG_41_SPKDHP, 0, 127,
 655                              ARRAY_SIZE(max98088_exmode_texts),
 656                              max98088_exmode_texts,
 657                              max98088_exmode_values);
 658
 659 static const char *max98088_ex_thresh[] = { /* volts PP */
 660        "0.6", "1.2", "1.8", "2.4", "3.0", "3.6", "4.2", "4.8"};
 661 static const struct soc_enum max98088_ex_thresh_enum[] = {
 662        SOC_ENUM_SINGLE(M98088_REG_42_SPKDHP_THRESH, 0, 8,
 663                max98088_ex_thresh),
 664 };
 665
 666 static const char *max98088_fltr_mode[] = {"Voice", "Music" };
 667 static const struct soc_enum max98088_filter_mode_enum[] = {
 668        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 7, 2, max98088_fltr_mode),
 669 };
 670
 671 static const char *max98088_extmic_text[] = { "None", "MIC1", "MIC2" };
 672
 673 static const struct soc_enum max98088_extmic_enum =
 674        SOC_ENUM_SINGLE(M98088_REG_48_CFG_MIC, 0, 3, max98088_extmic_text);
 675
 676 static const struct snd_kcontrol_new max98088_extmic_mux =
 677        SOC_DAPM_ENUM("External MIC Mux", max98088_extmic_enum);
 678
 679 static const char *max98088_dai1_fltr[] = {
 680        "Off", "fc=258/fs=16k", "fc=500/fs=16k",
 681        "fc=258/fs=8k", "fc=500/fs=8k", "fc=200"};
 682 static const struct soc_enum max98088_dai1_dac_filter_enum[] = {
 683        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 0, 6, max98088_dai1_fltr),
 684 };
 685 static const struct soc_enum max98088_dai1_adc_filter_enum[] = {
 686        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 4, 6, max98088_dai1_fltr),
 687 };
 688
 689 static int max98088_mic1pre_set(struct snd_kcontrol *kcontrol,
 690                                struct snd_ctl_elem_value *ucontrol)
 691 {
 692        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 693        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 694        unsigned int sel = ucontrol->value.integer.value[0];
 695
 696        max98088->mic1pre = sel;
 697        snd_soc_update_bits(codec, M98088_REG_35_LVL_MIC1, M98088_MICPRE_MASK,
 698                (1+sel)<<M98088_MICPRE_SHIFT);
 699
 700        return 0;
 701 }
 702
 703 static int max98088_mic1pre_get(struct snd_kcontrol *kcontrol,
 704                                struct snd_ctl_elem_value *ucontrol)
 705 {
 706        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 707        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 708
 709        ucontrol->value.integer.value[0] = max98088->mic1pre;
 710        return 0;
 711 }
 712
 713 static int max98088_mic2pre_set(struct snd_kcontrol *kcontrol,
 714                                struct snd_ctl_elem_value *ucontrol)
 715 {
 716        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 717        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 718        unsigned int sel = ucontrol->value.integer.value[0];
 719
 720        max98088->mic2pre = sel;
 721        snd_soc_update_bits(codec, M98088_REG_36_LVL_MIC2, M98088_MICPRE_MASK,
 722                (1+sel)<<M98088_MICPRE_SHIFT);
 723
 724        return 0;
 725 }
 726
 727 static int max98088_mic2pre_get(struct snd_kcontrol *kcontrol,
 728                                struct snd_ctl_elem_value *ucontrol)
 729 {
 730        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 731        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 732
 733        ucontrol->value.integer.value[0] = max98088->mic2pre;
 734        return 0;
 735 }
 736
 737 static const unsigned int max98088_micboost_tlv[] = {
 738        TLV_DB_RANGE_HEAD(2),
 739        0, 1, TLV_DB_SCALE_ITEM(0, 2000, 0),
 740        2, 2, TLV_DB_SCALE_ITEM(3000, 0, 0),
 741 };
 742
 743 static const unsigned int max98088_hp_tlv[] = {
 744         TLV_DB_RANGE_HEAD(5),
 745         0, 6, TLV_DB_SCALE_ITEM(-6700, 400, 0),
 746         7, 14, TLV_DB_SCALE_ITEM(-4000, 300, 0),
 747         15, 21, TLV_DB_SCALE_ITEM(-1700, 200, 0),
 748         22, 27, TLV_DB_SCALE_ITEM(-400, 100, 0),
 749         28, 31, TLV_DB_SCALE_ITEM(150, 50, 0),
 750 };
 751
 752 static const unsigned int max98088_spk_tlv[] = {
 753         TLV_DB_RANGE_HEAD(5),
 754         0, 6, TLV_DB_SCALE_ITEM(-6200, 400, 0),
 755         7, 14, TLV_DB_SCALE_ITEM(-3500, 300, 0),
 756         15, 21, TLV_DB_SCALE_ITEM(-1200, 200, 0),
 757         22, 27, TLV_DB_SCALE_ITEM(100, 100, 0),
 758         28, 31, TLV_DB_SCALE_ITEM(650, 50, 0),
 759 };
 760
 761 static const struct snd_kcontrol_new max98088_snd_controls[] = {
 762
 763         SOC_DOUBLE_R_TLV("Headphone Volume", M98088_REG_39_LVL_HP_L,
 764                          M98088_REG_3A_LVL_HP_R, 0, 31, 0, max98088_hp_tlv),
 765         SOC_DOUBLE_R_TLV("Speaker Volume", M98088_REG_3D_LVL_SPK_L,
 766                          M98088_REG_3E_LVL_SPK_R, 0, 31, 0, max98088_spk_tlv),
 767         SOC_DOUBLE_R_TLV("Receiver Volume", M98088_REG_3B_LVL_REC_L,
 768                          M98088_REG_3C_LVL_REC_R, 0, 31, 0, max98088_spk_tlv),
 769
 770        SOC_DOUBLE_R("Headphone Switch", M98088_REG_39_LVL_HP_L,
 771                M98088_REG_3A_LVL_HP_R, 7, 1, 1),
 772        SOC_DOUBLE_R("Speaker Switch", M98088_REG_3D_LVL_SPK_L,
 773                M98088_REG_3E_LVL_SPK_R, 7, 1, 1),
 774        SOC_DOUBLE_R("Receiver Switch", M98088_REG_3B_LVL_REC_L,
 775                M98088_REG_3C_LVL_REC_R, 7, 1, 1),
 776
 777        SOC_SINGLE("MIC1 Volume", M98088_REG_35_LVL_MIC1, 0, 31, 1),
 778        SOC_SINGLE("MIC2 Volume", M98088_REG_36_LVL_MIC2, 0, 31, 1),
 779
 780        SOC_SINGLE_EXT_TLV("MIC1 Boost Volume",
 781                        M98088_REG_35_LVL_MIC1, 5, 2, 0,
 782                        max98088_mic1pre_get, max98088_mic1pre_set,
 783                        max98088_micboost_tlv),
 784        SOC_SINGLE_EXT_TLV("MIC2 Boost Volume",
 785                        M98088_REG_36_LVL_MIC2, 5, 2, 0,
 786                        max98088_mic2pre_get, max98088_mic2pre_set,
 787                        max98088_micboost_tlv),
 788
 789        SOC_SINGLE("INA Volume", M98088_REG_37_LVL_INA, 0, 7, 1),
 790        SOC_SINGLE("INB Volume", M98088_REG_38_LVL_INB, 0, 7, 1),
 791
 792        SOC_SINGLE("ADCL Volume", M98088_REG_33_LVL_ADC_L, 0, 15, 0),
 793        SOC_SINGLE("ADCR Volume", M98088_REG_34_LVL_ADC_R, 0, 15, 0),
 794
 795        SOC_SINGLE("ADCL Boost Volume", M98088_REG_33_LVL_ADC_L, 4, 3, 0),
 796        SOC_SINGLE("ADCR Boost Volume", M98088_REG_34_LVL_ADC_R, 4, 3, 0),
 797
 798        SOC_SINGLE("EQ1 Switch", M98088_REG_49_CFG_LEVEL, 0, 1, 0),
 799        SOC_SINGLE("EQ2 Switch", M98088_REG_49_CFG_LEVEL, 1, 1, 0),
 800
 801        SOC_ENUM("EX Limiter Mode", max98088_exmode_enum),
 802        SOC_ENUM("EX Limiter Threshold", max98088_ex_thresh_enum),
 803
 804        SOC_ENUM("DAI1 Filter Mode", max98088_filter_mode_enum),
 805        SOC_ENUM("DAI1 DAC Filter", max98088_dai1_dac_filter_enum),
 806        SOC_ENUM("DAI1 ADC Filter", max98088_dai1_adc_filter_enum),
 807        SOC_SINGLE("DAI2 DC Block Switch", M98088_REG_20_DAI2_FILTERS,
 808                0, 1, 0),
 809
 810        SOC_SINGLE("ALC Switch", M98088_REG_43_SPKALC_COMP, 7, 1, 0),
 811        SOC_SINGLE("ALC Threshold", M98088_REG_43_SPKALC_COMP, 0, 7, 0),
 812        SOC_SINGLE("ALC Multiband", M98088_REG_43_SPKALC_COMP, 3, 1, 0),
 813        SOC_SINGLE("ALC Release Time", M98088_REG_43_SPKALC_COMP, 4, 7, 0),
 814
 815        SOC_SINGLE("PWR Limiter Threshold", M98088_REG_44_PWRLMT_CFG,
 816                4, 15, 0),
 817        SOC_SINGLE("PWR Limiter Weight", M98088_REG_44_PWRLMT_CFG, 0, 7, 0),
 818        SOC_SINGLE("PWR Limiter Time1", M98088_REG_45_PWRLMT_TIME, 0, 15, 0),
 819        SOC_SINGLE("PWR Limiter Time2", M98088_REG_45_PWRLMT_TIME, 4, 15, 0),
 820
 821        SOC_SINGLE("THD Limiter Threshold", M98088_REG_46_THDLMT_CFG, 4, 15, 0),
 822        SOC_SINGLE("THD Limiter Time", M98088_REG_46_THDLMT_CFG, 0, 7, 0),
 823 };
 824
 825 /* Left speaker mixer switch */
 826 static const struct snd_kcontrol_new max98088_left_speaker_mixer_controls[] = {
 827        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
 828        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
 829        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
 830        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
 831        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 5, 1, 0),
 832        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 6, 1, 0),
 833        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 1, 1, 0),
 834        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 2, 1, 0),
 835        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 3, 1, 0),
 836        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 4, 1, 0),
 837 };
 838
 839 /* Right speaker mixer switch */
 840 static const struct snd_kcontrol_new max98088_right_speaker_mixer_controls[] = {
 841        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
 842        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
 843        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
 844        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
 845        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 5, 1, 0),
 846        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 6, 1, 0),
 847        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 1, 1, 0),
 848        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 2, 1, 0),
 849        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 3, 1, 0),
 850        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 4, 1, 0),
 851 };
 852
 853 /* Left headphone mixer switch */
 854 static const struct snd_kcontrol_new max98088_left_hp_mixer_controls[] = {
 855        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
 856        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
 857        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
 858        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
 859        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_25_MIX_HP_LEFT, 5, 1, 0),
 860        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_25_MIX_HP_LEFT, 6, 1, 0),
 861        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_25_MIX_HP_LEFT, 1, 1, 0),
 862        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_25_MIX_HP_LEFT, 2, 1, 0),
 863        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_25_MIX_HP_LEFT, 3, 1, 0),
 864        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_25_MIX_HP_LEFT, 4, 1, 0),
 865 };
 866
 867 /* Right headphone mixer switch */
 868 static const struct snd_kcontrol_new max98088_right_hp_mixer_controls[] = {
 869        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
 870        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
 871        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
 872        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
 873        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 5, 1, 0),
 874        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 6, 1, 0),
 875        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_26_MIX_HP_RIGHT, 1, 1, 0),
 876        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_26_MIX_HP_RIGHT, 2, 1, 0),
 877        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_26_MIX_HP_RIGHT, 3, 1, 0),
 878        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_26_MIX_HP_RIGHT, 4, 1, 0),
 879 };
 880
 881 /* Left earpiece/receiver mixer switch */
 882 static const struct snd_kcontrol_new max98088_left_rec_mixer_controls[] = {
 883        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
 884        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
 885        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
 886        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
 887        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_28_MIX_REC_LEFT, 5, 1, 0),
 888        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_28_MIX_REC_LEFT, 6, 1, 0),
 889        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_28_MIX_REC_LEFT, 1, 1, 0),
 890        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_28_MIX_REC_LEFT, 2, 1, 0),
 891        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_28_MIX_REC_LEFT, 3, 1, 0),
 892        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_28_MIX_REC_LEFT, 4, 1, 0),
 893 };
 894
 895 /* Right earpiece/receiver mixer switch */
 896 static const struct snd_kcontrol_new max98088_right_rec_mixer_controls[] = {
 897        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
 898        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
 899        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
 900        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
 901        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 5, 1, 0),
 902        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 6, 1, 0),
 903        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_29_MIX_REC_RIGHT, 1, 1, 0),
 904        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_29_MIX_REC_RIGHT, 2, 1, 0),
 905        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_29_MIX_REC_RIGHT, 3, 1, 0),
 906        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_29_MIX_REC_RIGHT, 4, 1, 0),
 907 };
 908
 909 /* Left ADC mixer switch */
 910 static const struct snd_kcontrol_new max98088_left_ADC_mixer_controls[] = {
 911        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_23_MIX_ADC_LEFT, 7, 1, 0),
 912        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_23_MIX_ADC_LEFT, 6, 1, 0),
 913        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_23_MIX_ADC_LEFT, 3, 1, 0),
 914        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_23_MIX_ADC_LEFT, 2, 1, 0),
 915        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_23_MIX_ADC_LEFT, 1, 1, 0),
 916        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_23_MIX_ADC_LEFT, 0, 1, 0),
 917 };
 918
 919 /* Right ADC mixer switch */
 920 static const struct snd_kcontrol_new max98088_right_ADC_mixer_controls[] = {
 921        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 7, 1, 0),
 922        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 6, 1, 0),
 923        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 3, 1, 0),
 924        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 2, 1, 0),
 925        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 1, 1, 0),
 926        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 0, 1, 0),
 927 };
 928
 929 static int max98088_mic_event(struct snd_soc_dapm_widget *w,
 930                             struct snd_kcontrol *kcontrol, int event)
 931 {
 932        struct snd_soc_codec *codec = w->codec;
 933        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 934
 935        switch (event) {
 936        case SND_SOC_DAPM_POST_PMU:
 937                if (w->reg == M98088_REG_35_LVL_MIC1) {
 938                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
 939                                (1+max98088->mic1pre)<<M98088_MICPRE_SHIFT);
 940                } else {
 941                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
 942                                (1+max98088->mic2pre)<<M98088_MICPRE_SHIFT);
 943                }
 944                break;
 945        case SND_SOC_DAPM_POST_PMD:
 946                snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK, 0);
 947                break;
 948        default:
 949                return -EINVAL;
 950        }
 951
 952        return 0;
 953 }
 954
 955 /*
 956  * The line inputs are 2-channel stereo inputs with the left
 957  * and right channels sharing a common PGA power control signal.
 958  */
 959 static int max98088_line_pga(struct snd_soc_dapm_widget *w,
 960                             int event, int line, u8 channel)
 961 {
 962        struct snd_soc_codec *codec = w->codec;
 963        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 964        u8 *state;
 965
 966         if (WARN_ON(!(channel == 1 || channel == 2)))
 967                 return -EINVAL;
 968
 969        switch (line) {
 970        case LINE_INA:
 971                state = &max98088->ina_state;
 972                break;
 973        case LINE_INB:
 974                state = &max98088->inb_state;
 975                break;
 976        default:
 977                return -EINVAL;
 978        }
 979
 980        switch (event) {
 981        case SND_SOC_DAPM_POST_PMU:
 982                *state |= channel;
 983                snd_soc_update_bits(codec, w->reg,
 984                        (1 << w->shift), (1 << w->shift));
 985                break;
 986        case SND_SOC_DAPM_POST_PMD:
 987                *state &= ~channel;
 988                if (*state == 0) {
 989                        snd_soc_update_bits(codec, w->reg,
 990                                (1 << w->shift), 0);
 991                }
 992                break;
 993        default:
 994                return -EINVAL;
 995        }
 996
 997        return 0;
 998 }
 999
1000 static int max98088_pga_ina1_event(struct snd_soc_dapm_widget *w,
1001                                   struct snd_kcontrol *k, int event)
1002 {
1003        return max98088_line_pga(w, event, LINE_INA, 1);
1004 }
1005
1006 static int max98088_pga_ina2_event(struct snd_soc_dapm_widget *w,
1007                                   struct snd_kcontrol *k, int event)
1008 {
1009        return max98088_line_pga(w, event, LINE_INA, 2);
1010 }
1011
1012 static int max98088_pga_inb1_event(struct snd_soc_dapm_widget *w,
1013                                   struct snd_kcontrol *k, int event)
1014 {
1015        return max98088_line_pga(w, event, LINE_INB, 1);
1016 }
1017
1018 static int max98088_pga_inb2_event(struct snd_soc_dapm_widget *w,
1019                                   struct snd_kcontrol *k, int event)
1020 {
1021        return max98088_line_pga(w, event, LINE_INB, 2);
1022 }
1023
1024 static const struct snd_soc_dapm_widget max98088_dapm_widgets[] = {
1025
1026        SND_SOC_DAPM_ADC("ADCL", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 1, 0),
1027        SND_SOC_DAPM_ADC("ADCR", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 0, 0),
1028
1029        SND_SOC_DAPM_DAC("DACL1", "HiFi Playback",
1030                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1031        SND_SOC_DAPM_DAC("DACR1", "HiFi Playback",
1032                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1033        SND_SOC_DAPM_DAC("DACL2", "Aux Playback",
1034                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1035        SND_SOC_DAPM_DAC("DACR2", "Aux Playback",
1036                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1037
1038        SND_SOC_DAPM_PGA("HP Left Out", M98088_REG_4D_PWR_EN_OUT,
1039                7, 0, NULL, 0),
1040        SND_SOC_DAPM_PGA("HP Right Out", M98088_REG_4D_PWR_EN_OUT,
1041                6, 0, NULL, 0),
1042
1043        SND_SOC_DAPM_PGA("SPK Left Out", M98088_REG_4D_PWR_EN_OUT,
1044                5, 0, NULL, 0),
1045        SND_SOC_DAPM_PGA("SPK Right Out", M98088_REG_4D_PWR_EN_OUT,
1046                4, 0, NULL, 0),
1047
1048        SND_SOC_DAPM_PGA("REC Left Out", M98088_REG_4D_PWR_EN_OUT,
1049                3, 0, NULL, 0),
1050        SND_SOC_DAPM_PGA("REC Right Out", M98088_REG_4D_PWR_EN_OUT,
1051                2, 0, NULL, 0),
1052
1053        SND_SOC_DAPM_MUX("External MIC", SND_SOC_NOPM, 0, 0,
1054                &max98088_extmic_mux),
1055
1056        SND_SOC_DAPM_MIXER("Left HP Mixer", SND_SOC_NOPM, 0, 0,
1057                &max98088_left_hp_mixer_controls[0],
1058                ARRAY_SIZE(max98088_left_hp_mixer_controls)),
1059
1060        SND_SOC_DAPM_MIXER("Right HP Mixer", SND_SOC_NOPM, 0, 0,
1061                &max98088_right_hp_mixer_controls[0],
1062                ARRAY_SIZE(max98088_right_hp_mixer_controls)),
1063
1064        SND_SOC_DAPM_MIXER("Left SPK Mixer", SND_SOC_NOPM, 0, 0,
1065                &max98088_left_speaker_mixer_controls[0],
1066                ARRAY_SIZE(max98088_left_speaker_mixer_controls)),
1067
1068        SND_SOC_DAPM_MIXER("Right SPK Mixer", SND_SOC_NOPM, 0, 0,
1069                &max98088_right_speaker_mixer_controls[0],
1070                ARRAY_SIZE(max98088_right_speaker_mixer_controls)),
1071
1072        SND_SOC_DAPM_MIXER("Left REC Mixer", SND_SOC_NOPM, 0, 0,
1073          &max98088_left_rec_mixer_controls[0],
1074                ARRAY_SIZE(max98088_left_rec_mixer_controls)),
1075
1076        SND_SOC_DAPM_MIXER("Right REC Mixer", SND_SOC_NOPM, 0, 0,
1077          &max98088_right_rec_mixer_controls[0],
1078                ARRAY_SIZE(max98088_right_rec_mixer_controls)),
1079
1080        SND_SOC_DAPM_MIXER("Left ADC Mixer", SND_SOC_NOPM, 0, 0,
1081                &max98088_left_ADC_mixer_controls[0],
1082                ARRAY_SIZE(max98088_left_ADC_mixer_controls)),
1083
1084        SND_SOC_DAPM_MIXER("Right ADC Mixer", SND_SOC_NOPM, 0, 0,
1085                &max98088_right_ADC_mixer_controls[0],
1086                ARRAY_SIZE(max98088_right_ADC_mixer_controls)),
1087
1088        SND_SOC_DAPM_PGA_E("MIC1 Input", M98088_REG_35_LVL_MIC1,
1089                5, 0, NULL, 0, max98088_mic_event,
1090                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1091
1092        SND_SOC_DAPM_PGA_E("MIC2 Input", M98088_REG_36_LVL_MIC2,
1093                5, 0, NULL, 0, max98088_mic_event,
1094                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1095
1096        SND_SOC_DAPM_PGA_E("INA1 Input", M98088_REG_4C_PWR_EN_IN,
1097                7, 0, NULL, 0, max98088_pga_ina1_event,
1098                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1099
1100        SND_SOC_DAPM_PGA_E("INA2 Input", M98088_REG_4C_PWR_EN_IN,
1101                7, 0, NULL, 0, max98088_pga_ina2_event,
1102                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1103
1104        SND_SOC_DAPM_PGA_E("INB1 Input", M98088_REG_4C_PWR_EN_IN,
1105                6, 0, NULL, 0, max98088_pga_inb1_event,
1106                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1107
1108        SND_SOC_DAPM_PGA_E("INB2 Input", M98088_REG_4C_PWR_EN_IN,
1109                6, 0, NULL, 0, max98088_pga_inb2_event,
1110                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1111
1112        SND_SOC_DAPM_MICBIAS("MICBIAS", M98088_REG_4C_PWR_EN_IN, 3, 0),
1113
1114        SND_SOC_DAPM_OUTPUT("HPL"),
1115        SND_SOC_DAPM_OUTPUT("HPR"),
1116        SND_SOC_DAPM_OUTPUT("SPKL"),
1117        SND_SOC_DAPM_OUTPUT("SPKR"),
1118        SND_SOC_DAPM_OUTPUT("RECL"),
1119        SND_SOC_DAPM_OUTPUT("RECR"),
1120
1121        SND_SOC_DAPM_INPUT("MIC1"),
1122        SND_SOC_DAPM_INPUT("MIC2"),
1123        SND_SOC_DAPM_INPUT("INA1"),
1124        SND_SOC_DAPM_INPUT("INA2"),
1125        SND_SOC_DAPM_INPUT("INB1"),
1126        SND_SOC_DAPM_INPUT("INB2"),
1127 };
1128
1129 static const struct snd_soc_dapm_route max98088_audio_map[] = {
1130        /* Left headphone output mixer */
1131        {"Left HP Mixer", "Left DAC1 Switch", "DACL1"},
1132        {"Left HP Mixer", "Left DAC2 Switch", "DACL2"},
1133        {"Left HP Mixer", "Right DAC1 Switch", "DACR1"},
1134        {"Left HP Mixer", "Right DAC2 Switch", "DACR2"},
1135        {"Left HP Mixer", "MIC1 Switch", "MIC1 Input"},
1136        {"Left HP Mixer", "MIC2 Switch", "MIC2 Input"},
1137        {"Left HP Mixer", "INA1 Switch", "INA1 Input"},
1138        {"Left HP Mixer", "INA2 Switch", "INA2 Input"},
1139        {"Left HP Mixer", "INB1 Switch", "INB1 Input"},
1140        {"Left HP Mixer", "INB2 Switch", "INB2 Input"},
1141
1142        /* Right headphone output mixer */
1143        {"Right HP Mixer", "Left DAC1 Switch", "DACL1"},
1144        {"Right HP Mixer", "Left DAC2 Switch", "DACL2"  },
1145        {"Right HP Mixer", "Right DAC1 Switch", "DACR1"},
1146        {"Right HP Mixer", "Right DAC2 Switch", "DACR2"},
1147        {"Right HP Mixer", "MIC1 Switch", "MIC1 Input"},
1148        {"Right HP Mixer", "MIC2 Switch", "MIC2 Input"},
1149        {"Right HP Mixer", "INA1 Switch", "INA1 Input"},
1150        {"Right HP Mixer", "INA2 Switch", "INA2 Input"},
1151        {"Right HP Mixer", "INB1 Switch", "INB1 Input"},
1152        {"Right HP Mixer", "INB2 Switch", "INB2 Input"},
1153
1154        /* Left speaker output mixer */
1155        {"Left SPK Mixer", "Left DAC1 Switch", "DACL1"},
1156        {"Left SPK Mixer", "Left DAC2 Switch", "DACL2"},
1157        {"Left SPK Mixer", "Right DAC1 Switch", "DACR1"},
1158        {"Left SPK Mixer", "Right DAC2 Switch", "DACR2"},
1159        {"Left SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1160        {"Left SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1161        {"Left SPK Mixer", "INA1 Switch", "INA1 Input"},
1162        {"Left SPK Mixer", "INA2 Switch", "INA2 Input"},
1163        {"Left SPK Mixer", "INB1 Switch", "INB1 Input"},
1164        {"Left SPK Mixer", "INB2 Switch", "INB2 Input"},
1165
1166        /* Right speaker output mixer */
1167        {"Right SPK Mixer", "Left DAC1 Switch", "DACL1"},
1168        {"Right SPK Mixer", "Left DAC2 Switch", "DACL2"},
1169        {"Right SPK Mixer", "Right DAC1 Switch", "DACR1"},
1170        {"Right SPK Mixer", "Right DAC2 Switch", "DACR2"},
1171        {"Right SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1172        {"Right SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1173        {"Right SPK Mixer", "INA1 Switch", "INA1 Input"},
1174        {"Right SPK Mixer", "INA2 Switch", "INA2 Input"},
1175        {"Right SPK Mixer", "INB1 Switch", "INB1 Input"},
1176        {"Right SPK Mixer", "INB2 Switch", "INB2 Input"},
1177
1178        /* Earpiece/Receiver output mixer */
1179        {"Left REC Mixer", "Left DAC1 Switch", "DACL1"},
1180        {"Left REC Mixer", "Left DAC2 Switch", "DACL2"},
1181        {"Left REC Mixer", "Right DAC1 Switch", "DACR1"},
1182        {"Left REC Mixer", "Right DAC2 Switch", "DACR2"},
1183        {"Left REC Mixer", "MIC1 Switch", "MIC1 Input"},
1184        {"Left REC Mixer", "MIC2 Switch", "MIC2 Input"},
1185        {"Left REC Mixer", "INA1 Switch", "INA1 Input"},
1186        {"Left REC Mixer", "INA2 Switch", "INA2 Input"},
1187        {"Left REC Mixer", "INB1 Switch", "INB1 Input"},
1188        {"Left REC Mixer", "INB2 Switch", "INB2 Input"},
1189
1190        /* Earpiece/Receiver output mixer */
1191        {"Right REC Mixer", "Left DAC1 Switch", "DACL1"},
1192        {"Right REC Mixer", "Left DAC2 Switch", "DACL2"},
1193        {"Right REC Mixer", "Right DAC1 Switch", "DACR1"},
1194        {"Right REC Mixer", "Right DAC2 Switch", "DACR2"},
1195        {"Right REC Mixer", "MIC1 Switch", "MIC1 Input"},
1196        {"Right REC Mixer", "MIC2 Switch", "MIC2 Input"},
1197        {"Right REC Mixer", "INA1 Switch", "INA1 Input"},
1198        {"Right REC Mixer", "INA2 Switch", "INA2 Input"},
1199        {"Right REC Mixer", "INB1 Switch", "INB1 Input"},
1200        {"Right REC Mixer", "INB2 Switch", "INB2 Input"},
1201
1202        {"HP Left Out", NULL, "Left HP Mixer"},
1203        {"HP Right Out", NULL, "Right HP Mixer"},
1204        {"SPK Left Out", NULL, "Left SPK Mixer"},
1205        {"SPK Right Out", NULL, "Right SPK Mixer"},
1206        {"REC Left Out", NULL, "Left REC Mixer"},
1207        {"REC Right Out", NULL, "Right REC Mixer"},
1208
1209        {"HPL", NULL, "HP Left Out"},
1210        {"HPR", NULL, "HP Right Out"},
1211        {"SPKL", NULL, "SPK Left Out"},
1212        {"SPKR", NULL, "SPK Right Out"},
1213        {"RECL", NULL, "REC Left Out"},
1214        {"RECR", NULL, "REC Right Out"},
1215
1216        /* Left ADC input mixer */
1217        {"Left ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1218        {"Left ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1219        {"Left ADC Mixer", "INA1 Switch", "INA1 Input"},
1220        {"Left ADC Mixer", "INA2 Switch", "INA2 Input"},
1221        {"Left ADC Mixer", "INB1 Switch", "INB1 Input"},
1222        {"Left ADC Mixer", "INB2 Switch", "INB2 Input"},
1223
1224        /* Right ADC input mixer */
1225        {"Right ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1226        {"Right ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1227        {"Right ADC Mixer", "INA1 Switch", "INA1 Input"},
1228        {"Right ADC Mixer", "INA2 Switch", "INA2 Input"},
1229        {"Right ADC Mixer", "INB1 Switch", "INB1 Input"},
1230        {"Right ADC Mixer", "INB2 Switch", "INB2 Input"},
1231
1232        /* Inputs */
1233        {"ADCL", NULL, "Left ADC Mixer"},
1234        {"ADCR", NULL, "Right ADC Mixer"},
1235        {"INA1 Input", NULL, "INA1"},
1236        {"INA2 Input", NULL, "INA2"},
1237        {"INB1 Input", NULL, "INB1"},
1238        {"INB2 Input", NULL, "INB2"},
1239        {"MIC1 Input", NULL, "MIC1"},
1240        {"MIC2 Input", NULL, "MIC2"},
1241 };
1242
1243 /* codec mclk clock divider coefficients */
1244 static const struct {
1245        u32 rate;
1246        u8  sr;
1247 } rate_table[] = {
1248        {8000,  0x10},
1249        {11025, 0x20},
1250        {16000, 0x30},
1251        {22050, 0x40},
1252        {24000, 0x50},
1253        {32000, 0x60},
1254        {44100, 0x70},
1255        {48000, 0x80},
1256        {88200, 0x90},
1257        {96000, 0xA0},
1258 };
1259
1260 static inline int rate_value(int rate, u8 *value)
1261 {
1262        int i;
1263
1264        for (i = 0; i < ARRAY_SIZE(rate_table); i++) {
1265                if (rate_table[i].rate >= rate) {
1266                        *value = rate_table[i].sr;
1267                        return 0;
1268                }
1269        }
1270        *value = rate_table[0].sr;
1271        return -EINVAL;
1272 }
1273
1274 static int max98088_dai1_hw_params(struct snd_pcm_substream *substream,
1275                                   struct snd_pcm_hw_params *params,
1276                                   struct snd_soc_dai *dai)
1277 {
1278        struct snd_soc_codec *codec = dai->codec;
1279        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1280        struct max98088_cdata *cdata;
1281        unsigned long long ni;
1282        unsigned int rate;
1283        u8 regval;
1284
1285        cdata = &max98088->dai[0];
1286
1287        rate = params_rate(params);
1288
1289        switch (params_format(params)) {
1290        case SNDRV_PCM_FORMAT_S16_LE:
1291                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1292                        M98088_DAI_WS, 0);
1293                break;
1294        case SNDRV_PCM_FORMAT_S24_LE:
1295                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1296                        M98088_DAI_WS, M98088_DAI_WS);
1297                break;
1298        default:
1299                return -EINVAL;
1300        }
1301
1302        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1303
1304        if (rate_value(rate, &regval))
1305                return -EINVAL;
1306
1307        snd_soc_update_bits(codec, M98088_REG_11_DAI1_CLKMODE,
1308                M98088_CLKMODE_MASK, regval);
1309        cdata->rate = rate;
1310
1311        /* Configure NI when operating as master */
1312        if (snd_soc_read(codec, M98088_REG_14_DAI1_FORMAT)
1313                & M98088_DAI_MAS) {
1314                if (max98088->sysclk == 0) {
1315                        dev_err(codec->dev, "Invalid system clock frequency\n");
1316                        return -EINVAL;
1317                }
1318                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1319                                * (unsigned long long int)rate;
1320                do_div(ni, (unsigned long long int)max98088->sysclk);
1321                snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1322                        (ni >> 8) & 0x7F);
1323                snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1324                        ni & 0xFF);
1325        }
1326
1327        /* Update sample rate mode */
1328        if (rate < 50000)
1329                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1330                        M98088_DAI_DHF, 0);
1331        else
1332                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1333                        M98088_DAI_DHF, M98088_DAI_DHF);
1334
1335        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1336                M98088_SHDNRUN);
1337
1338        return 0;
1339 }
1340
1341 static int max98088_dai2_hw_params(struct snd_pcm_substream *substream,
1342                                   struct snd_pcm_hw_params *params,
1343                                   struct snd_soc_dai *dai)
1344 {
1345        struct snd_soc_codec *codec = dai->codec;
1346        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1347        struct max98088_cdata *cdata;
1348        unsigned long long ni;
1349        unsigned int rate;
1350        u8 regval;
1351
1352        cdata = &max98088->dai[1];
1353
1354        rate = params_rate(params);
1355
1356        switch (params_format(params)) {
1357        case SNDRV_PCM_FORMAT_S16_LE:
1358                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1359                        M98088_DAI_WS, 0);
1360                break;
1361        case SNDRV_PCM_FORMAT_S24_LE:
1362                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1363                        M98088_DAI_WS, M98088_DAI_WS);
1364                break;
1365        default:
1366                return -EINVAL;
1367        }
1368
1369        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1370
1371        if (rate_value(rate, &regval))
1372                return -EINVAL;
1373
1374        snd_soc_update_bits(codec, M98088_REG_19_DAI2_CLKMODE,
1375                M98088_CLKMODE_MASK, regval);
1376        cdata->rate = rate;
1377
1378        /* Configure NI when operating as master */
1379        if (snd_soc_read(codec, M98088_REG_1C_DAI2_FORMAT)
1380                & M98088_DAI_MAS) {
1381                if (max98088->sysclk == 0) {
1382                        dev_err(codec->dev, "Invalid system clock frequency\n");
1383                        return -EINVAL;
1384                }
1385                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1386                                * (unsigned long long int)rate;
1387                do_div(ni, (unsigned long long int)max98088->sysclk);
1388                snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1389                        (ni >> 8) & 0x7F);
1390                snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1391                        ni & 0xFF);
1392        }
1393
1394        /* Update sample rate mode */
1395        if (rate < 50000)
1396                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1397                        M98088_DAI_DHF, 0);
1398        else
1399                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1400                        M98088_DAI_DHF, M98088_DAI_DHF);
1401
1402        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1403                M98088_SHDNRUN);
1404
1405        return 0;
1406 }
1407
1408 static int max98088_dai_set_sysclk(struct snd_soc_dai *dai,
1409                                   int clk_id, unsigned int freq, int dir)
1410 {
1411        struct snd_soc_codec *codec = dai->codec;
1412        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1413
1414        /* Requested clock frequency is already setup */
1415        if (freq == max98088->sysclk)
1416                return 0;
1417
1418        /* Setup clocks for slave mode, and using the PLL
1419         * PSCLK = 0x01 (when master clk is 10MHz to 20MHz)
1420         *         0x02 (when master clk is 20MHz to 30MHz)..
1421         */
1422        if ((freq >= 10000000) && (freq < 20000000)) {
1423                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x10);
1424        } else if ((freq >= 20000000) && (freq < 30000000)) {
1425                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x20);
1426        } else {
1427                dev_err(codec->dev, "Invalid master clock frequency\n");
1428                return -EINVAL;
1429        }
1430
1431        if (snd_soc_read(codec, M98088_REG_51_PWR_SYS)  & M98088_SHDNRUN) {
1432                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1433                        M98088_SHDNRUN, 0);
1434                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1435                        M98088_SHDNRUN, M98088_SHDNRUN);
1436        }
1437
1438        dev_dbg(dai->dev, "Clock source is %d at %uHz\n", clk_id, freq);
1439
1440        max98088->sysclk = freq;
1441        return 0;
1442 }
1443
1444 static int max98088_dai1_set_fmt(struct snd_soc_dai *codec_dai,
1445                                 unsigned int fmt)
1446 {
1447        struct snd_soc_codec *codec = codec_dai->codec;
1448        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1449        struct max98088_cdata *cdata;
1450        u8 reg15val;
1451        u8 reg14val = 0;
1452
1453        cdata = &max98088->dai[0];
1454
1455        if (fmt != cdata->fmt) {
1456                cdata->fmt = fmt;
1457
1458                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1459                case SND_SOC_DAIFMT_CBS_CFS:
1460                        /* Slave mode PLL */
1461                        snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1462                                0x80);
1463                        snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1464                                0x00);
1465                        break;
1466                case SND_SOC_DAIFMT_CBM_CFM:
1467                        /* Set to master mode */
1468                        reg14val |= M98088_DAI_MAS;
1469                        break;
1470                case SND_SOC_DAIFMT_CBS_CFM:
1471                case SND_SOC_DAIFMT_CBM_CFS:
1472                default:
1473                        dev_err(codec->dev, "Clock mode unsupported");
1474                        return -EINVAL;
1475                }
1476
1477                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1478                case SND_SOC_DAIFMT_I2S:
1479                        reg14val |= M98088_DAI_DLY;
1480                        break;
1481                case SND_SOC_DAIFMT_LEFT_J:
1482                        break;
1483                default:
1484                        return -EINVAL;
1485                }
1486
1487                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1488                case SND_SOC_DAIFMT_NB_NF:
1489                        break;
1490                case SND_SOC_DAIFMT_NB_IF:
1491                        reg14val |= M98088_DAI_WCI;
1492                        break;
1493                case SND_SOC_DAIFMT_IB_NF:
1494                        reg14val |= M98088_DAI_BCI;
1495                        break;
1496                case SND_SOC_DAIFMT_IB_IF:
1497                        reg14val |= M98088_DAI_BCI|M98088_DAI_WCI;
1498                        break;
1499                default:
1500                        return -EINVAL;
1501                }
1502
1503                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1504                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1505                        M98088_DAI_WCI, reg14val);
1506
1507                reg15val = M98088_DAI_BSEL64;
1508                if (max98088->digmic)
1509                        reg15val |= M98088_DAI_OSR64;
1510                snd_soc_write(codec, M98088_REG_15_DAI1_CLOCK, reg15val);
1511        }
1512
1513        return 0;
1514 }
1515
1516 static int max98088_dai2_set_fmt(struct snd_soc_dai *codec_dai,
1517                                 unsigned int fmt)
1518 {
1519        struct snd_soc_codec *codec = codec_dai->codec;
1520        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1521        struct max98088_cdata *cdata;
1522        u8 reg1Cval = 0;
1523
1524        cdata = &max98088->dai[1];
1525
1526        if (fmt != cdata->fmt) {
1527                cdata->fmt = fmt;
1528
1529                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1530                case SND_SOC_DAIFMT_CBS_CFS:
1531                        /* Slave mode PLL */
1532                        snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1533                                0x80);
1534                        snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1535                                0x00);
1536                        break;
1537                case SND_SOC_DAIFMT_CBM_CFM:
1538                        /* Set to master mode */
1539                        reg1Cval |= M98088_DAI_MAS;
1540                        break;
1541                case SND_SOC_DAIFMT_CBS_CFM:
1542                case SND_SOC_DAIFMT_CBM_CFS:
1543                default:
1544                        dev_err(codec->dev, "Clock mode unsupported");
1545                        return -EINVAL;
1546                }
1547
1548                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1549                case SND_SOC_DAIFMT_I2S:
1550                        reg1Cval |= M98088_DAI_DLY;
1551                        break;
1552                case SND_SOC_DAIFMT_LEFT_J:
1553                        break;
1554                default:
1555                        return -EINVAL;
1556                }
1557
1558                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1559                case SND_SOC_DAIFMT_NB_NF:
1560                        break;
1561                case SND_SOC_DAIFMT_NB_IF:
1562                        reg1Cval |= M98088_DAI_WCI;
1563                        break;
1564                case SND_SOC_DAIFMT_IB_NF:
1565                        reg1Cval |= M98088_DAI_BCI;
1566                        break;
1567                case SND_SOC_DAIFMT_IB_IF:
1568                        reg1Cval |= M98088_DAI_BCI|M98088_DAI_WCI;
1569                        break;
1570                default:
1571                        return -EINVAL;
1572                }
1573
1574                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1575                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1576                        M98088_DAI_WCI, reg1Cval);
1577
1578                snd_soc_write(codec, M98088_REG_1D_DAI2_CLOCK,
1579                        M98088_DAI_BSEL64);
1580        }
1581
1582        return 0;
1583 }
1584
1585 static int max98088_dai1_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1586 {
1587        struct snd_soc_codec *codec = codec_dai->codec;
1588        int reg;
1589
1590        if (mute)
1591                reg = M98088_DAI_MUTE;
1592        else
1593                reg = 0;
1594
1595        snd_soc_update_bits(codec, M98088_REG_2F_LVL_DAI1_PLAY,
1596                            M98088_DAI_MUTE_MASK, reg);
1597        return 0;
1598 }
1599
1600 static int max98088_dai2_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1601 {
1602        struct snd_soc_codec *codec = codec_dai->codec;
1603        int reg;
1604
1605        if (mute)
1606                reg = M98088_DAI_MUTE;
1607        else
1608                reg = 0;
1609
1610        snd_soc_update_bits(codec, M98088_REG_31_LVL_DAI2_PLAY,
1611                            M98088_DAI_MUTE_MASK, reg);
1612        return 0;
1613 }
1614
1615 static void max98088_sync_cache(struct snd_soc_codec *codec)
1616 {
1617        u8 *reg_cache = codec->reg_cache;
1618        int i;
1619
1620        if (!codec->cache_sync)
1621                return;
1622
1623        codec->cache_only = 0;
1624
1625        /* write back cached values if they're writeable and
1626         * different from the hardware default.
1627         */
1628        for (i = 1; i < codec->driver->reg_cache_size; i++) {
1629                if (!max98088_access[i].writable)
1630                        continue;
1631
1632                if (reg_cache[i] == max98088_reg[i])
1633                        continue;
1634
1635                snd_soc_write(codec, i, reg_cache[i]);
1636        }
1637
1638        codec->cache_sync = 0;
1639 }
1640
1641 static int max98088_set_bias_level(struct snd_soc_codec *codec,
1642                                   enum snd_soc_bias_level level)
1643 {
1644        switch (level) {
1645        case SND_SOC_BIAS_ON:
1646                break;
1647
1648        case SND_SOC_BIAS_PREPARE:
1649                break;
1650
1651        case SND_SOC_BIAS_STANDBY:
1652                if (codec->dapm.bias_level == SND_SOC_BIAS_OFF)
1653                        max98088_sync_cache(codec);
1654
1655                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1656                                M98088_MBEN, M98088_MBEN);
1657                break;
1658
1659        case SND_SOC_BIAS_OFF:
1660                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1661                                M98088_MBEN, 0);
1662                codec->cache_sync = 1;
1663                break;
1664        }
1665        codec->dapm.bias_level = level;
1666        return 0;
1667 }
1668
1669 #define MAX98088_RATES SNDRV_PCM_RATE_8000_96000
1670 #define MAX98088_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE)
1671
1672 static const struct snd_soc_dai_ops max98088_dai1_ops = {
1673        .set_sysclk = max98088_dai_set_sysclk,
1674        .set_fmt = max98088_dai1_set_fmt,
1675        .hw_params = max98088_dai1_hw_params,
1676        .digital_mute = max98088_dai1_digital_mute,
1677 };
1678
1679 static const struct snd_soc_dai_ops max98088_dai2_ops = {
1680        .set_sysclk = max98088_dai_set_sysclk,
1681        .set_fmt = max98088_dai2_set_fmt,
1682        .hw_params = max98088_dai2_hw_params,
1683        .digital_mute = max98088_dai2_digital_mute,
1684 };
1685
1686 static struct snd_soc_dai_driver max98088_dai[] = {
1687 {
1688        .name = "HiFi",
1689        .playback = {
1690                .stream_name = "HiFi Playback",
1691                .channels_min = 1,
1692                .channels_max = 2,
1693                .rates = MAX98088_RATES,
1694                .formats = MAX98088_FORMATS,
1695        },
1696        .capture = {
1697                .stream_name = "HiFi Capture",
1698                .channels_min = 1,
1699                .channels_max = 2,
1700                .rates = MAX98088_RATES,
1701                .formats = MAX98088_FORMATS,
1702        },
1703         .ops = &max98088_dai1_ops,
1704 },
1705 {
1706        .name = "Aux",
1707        .playback = {
1708                .stream_name = "Aux Playback",
1709                .channels_min = 1,
1710                .channels_max = 2,
1711                .rates = MAX98088_RATES,
1712                .formats = MAX98088_FORMATS,
1713        },
1714        .ops = &max98088_dai2_ops,
1715 }
1716 };
1717
1718 static const char *eq_mode_name[] = {"EQ1 Mode", "EQ2 Mode"};
1719
1720 static int max98088_get_channel(struct snd_soc_codec *codec, const char *name)
1721 {
1722         int i;
1723
1724         for (i = 0; i < ARRAY_SIZE(eq_mode_name); i++)
1725                 if (strcmp(name, eq_mode_name[i]) == 0)
1726                         return i;
1727
1728         /* Shouldn't happen */
1729         dev_err(codec->dev, "Bad EQ channel name '%s'\n", name);
1730         return -EINVAL;
1731 }
1732
1733 static void max98088_setup_eq1(struct snd_soc_codec *codec)
1734 {
1735        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1736        struct max98088_pdata *pdata = max98088->pdata;
1737        struct max98088_eq_cfg *coef_set;
1738        int best, best_val, save, i, sel, fs;
1739        struct max98088_cdata *cdata;
1740
1741        cdata = &max98088->dai[0];
1742
1743        if (!pdata || !max98088->eq_textcnt)
1744                return;
1745
1746        /* Find the selected configuration with nearest sample rate */
1747        fs = cdata->rate;
1748        sel = cdata->eq_sel;
1749
1750        best = 0;
1751        best_val = INT_MAX;
1752        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1753                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1754                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1755                        best = i;
1756                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1757                }
1758        }
1759
1760        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1761                pdata->eq_cfg[best].name,
1762                pdata->eq_cfg[best].rate, fs);
1763
1764        /* Disable EQ while configuring, and save current on/off state */
1765        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1766        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, 0);
1767
1768        coef_set = &pdata->eq_cfg[sel];
1769
1770        m98088_eq_band(codec, 0, 0, coef_set->band1);
1771        m98088_eq_band(codec, 0, 1, coef_set->band2);
1772        m98088_eq_band(codec, 0, 2, coef_set->band3);
1773        m98088_eq_band(codec, 0, 3, coef_set->band4);
1774        m98088_eq_band(codec, 0, 4, coef_set->band5);
1775
1776        /* Restore the original on/off state */
1777        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, save);
1778 }
1779
1780 static void max98088_setup_eq2(struct snd_soc_codec *codec)
1781 {
1782        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1783        struct max98088_pdata *pdata = max98088->pdata;
1784        struct max98088_eq_cfg *coef_set;
1785        int best, best_val, save, i, sel, fs;
1786        struct max98088_cdata *cdata;
1787
1788        cdata = &max98088->dai[1];
1789
1790        if (!pdata || !max98088->eq_textcnt)
1791                return;
1792
1793        /* Find the selected configuration with nearest sample rate */
1794        fs = cdata->rate;
1795
1796        sel = cdata->eq_sel;
1797        best = 0;
1798        best_val = INT_MAX;
1799        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1800                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1801                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1802                        best = i;
1803                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1804                }
1805        }
1806
1807        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1808                pdata->eq_cfg[best].name,
1809                pdata->eq_cfg[best].rate, fs);
1810
1811        /* Disable EQ while configuring, and save current on/off state */
1812        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1813        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN, 0);
1814
1815        coef_set = &pdata->eq_cfg[sel];
1816
1817        m98088_eq_band(codec, 1, 0, coef_set->band1);
1818        m98088_eq_band(codec, 1, 1, coef_set->band2);
1819        m98088_eq_band(codec, 1, 2, coef_set->band3);
1820        m98088_eq_band(codec, 1, 3, coef_set->band4);
1821        m98088_eq_band(codec, 1, 4, coef_set->band5);
1822
1823        /* Restore the original on/off state */
1824        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN,
1825                save);
1826 }
1827
1828 static int max98088_put_eq_enum(struct snd_kcontrol *kcontrol,
1829                                 struct snd_ctl_elem_value *ucontrol)
1830 {
1831        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1832        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1833        struct max98088_pdata *pdata = max98088->pdata;
1834        int channel = max98088_get_channel(codec, kcontrol->id.name);
1835        struct max98088_cdata *cdata;
1836        int sel = ucontrol->value.integer.value[0];
1837
1838        if (channel < 0)
1839                return channel;
1840
1841        cdata = &max98088->dai[channel];
1842
1843        if (sel >= pdata->eq_cfgcnt)
1844                return -EINVAL;
1845
1846        cdata->eq_sel = sel;
1847
1848        switch (channel) {
1849        case 0:
1850                max98088_setup_eq1(codec);
1851                break;
1852        case 1:
1853                max98088_setup_eq2(codec);
1854                break;
1855        }
1856
1857        return 0;
1858 }
1859
1860 static int max98088_get_eq_enum(struct snd_kcontrol *kcontrol,
1861                                 struct snd_ctl_elem_value *ucontrol)
1862 {
1863        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1864        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1865        int channel = max98088_get_channel(codec, kcontrol->id.name);
1866        struct max98088_cdata *cdata;
1867
1868        if (channel < 0)
1869                return channel;
1870
1871        cdata = &max98088->dai[channel];
1872        ucontrol->value.enumerated.item[0] = cdata->eq_sel;
1873        return 0;
1874 }
1875
1876 static void max98088_handle_eq_pdata(struct snd_soc_codec *codec)
1877 {
1878        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1879        struct max98088_pdata *pdata = max98088->pdata;
1880        struct max98088_eq_cfg *cfg;
1881        unsigned int cfgcnt;
1882        int i, j;
1883        const char **t;
1884        int ret;
1885        struct snd_kcontrol_new controls[] = {
1886                SOC_ENUM_EXT((char *)eq_mode_name[0],
1887                        max98088->eq_enum,
1888                        max98088_get_eq_enum,
1889                        max98088_put_eq_enum),
1890                SOC_ENUM_EXT((char *)eq_mode_name[1],
1891                        max98088->eq_enum,
1892                        max98088_get_eq_enum,
1893                        max98088_put_eq_enum),
1894        };
1895        BUILD_BUG_ON(ARRAY_SIZE(controls) != ARRAY_SIZE(eq_mode_name));
1896
1897        cfg = pdata->eq_cfg;
1898        cfgcnt = pdata->eq_cfgcnt;
1899
1900        /* Setup an array of texts for the equalizer enum.
1901         * This is based on Mark Brown's equalizer driver code.
1902         */
1903        max98088->eq_textcnt = 0;
1904        max98088->eq_texts = NULL;
1905        for (i = 0; i < cfgcnt; i++) {
1906                for (j = 0; j < max98088->eq_textcnt; j++) {
1907                        if (strcmp(cfg[i].name, max98088->eq_texts[j]) == 0)
1908                                break;
1909                }
1910
1911                if (j != max98088->eq_textcnt)
1912                        continue;
1913
1914                /* Expand the array */
1915                t = krealloc(max98088->eq_texts,
1916                             sizeof(char *) * (max98088->eq_textcnt + 1),
1917                             GFP_KERNEL);
1918                if (t == NULL)
1919                        continue;
1920
1921                /* Store the new entry */
1922                t[max98088->eq_textcnt] = cfg[i].name;
1923                max98088->eq_textcnt++;
1924                max98088->eq_texts = t;
1925        }
1926
1927        /* Now point the soc_enum to .texts array items */
1928        max98088->eq_enum.texts = max98088->eq_texts;
1929        max98088->eq_enum.max = max98088->eq_textcnt;
1930
1931        ret = snd_soc_add_codec_controls(codec, controls, ARRAY_SIZE(controls));
1932        if (ret != 0)
1933                dev_err(codec->dev, "Failed to add EQ control: %d\n", ret);
1934 }
1935
1936 static void max98088_handle_pdata(struct snd_soc_codec *codec)
1937 {
1938        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1939        struct max98088_pdata *pdata = max98088->pdata;
1940        u8 regval = 0;
1941
1942        if (!pdata) {
1943                dev_dbg(codec->dev, "No platform data\n");
1944                return;
1945        }
1946
1947        /* Configure mic for analog/digital mic mode */
1948        if (pdata->digmic_left_mode)
1949                regval |= M98088_DIGMIC_L;
1950
1951        if (pdata->digmic_right_mode)
1952                regval |= M98088_DIGMIC_R;
1953
1954        max98088->digmic = (regval ? 1 : 0);
1955
1956        snd_soc_write(codec, M98088_REG_48_CFG_MIC, regval);
1957
1958        /* Configure receiver output */
1959        regval = ((pdata->receiver_mode) ? M98088_REC_LINEMODE : 0);
1960        snd_soc_update_bits(codec, M98088_REG_2A_MIC_REC_CNTL,
1961                M98088_REC_LINEMODE_MASK, regval);
1962
1963        /* Configure equalizers */
1964        if (pdata->eq_cfgcnt)
1965                max98088_handle_eq_pdata(codec);
1966 }
1967
1968 #ifdef CONFIG_PM
1969 static int max98088_suspend(struct snd_soc_codec *codec)
1970 {
1971        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
1972
1973        return 0;
1974 }
1975
1976 static int max98088_resume(struct snd_soc_codec *codec)
1977 {
1978        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
1979
1980        return 0;
1981 }
1982 #else
1983 #define max98088_suspend NULL
1984 #define max98088_resume NULL
1985 #endif
1986
1987 static int max98088_probe(struct snd_soc_codec *codec)
1988 {
1989        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1990        struct max98088_cdata *cdata;
1991        int ret = 0;
1992
1993        codec->cache_sync = 1;
1994
1995        ret = snd_soc_codec_set_cache_io(codec, 8, 8, SND_SOC_I2C);
1996        if (ret != 0) {
1997                dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
1998                return ret;
1999        }
2000
2001        /* initialize private data */
2002
2003        max98088->sysclk = (unsigned)-1;
2004        max98088->eq_textcnt = 0;
2005
2006        cdata = &max98088->dai[0];
2007        cdata->rate = (unsigned)-1;
2008        cdata->fmt  = (unsigned)-1;
2009        cdata->eq_sel = 0;
2010
2011        cdata = &max98088->dai[1];
2012        cdata->rate = (unsigned)-1;
2013        cdata->fmt  = (unsigned)-1;
2014        cdata->eq_sel = 0;
2015
2016        max98088->ina_state = 0;
2017        max98088->inb_state = 0;
2018        max98088->ex_mode = 0;
2019        max98088->digmic = 0;
2020        max98088->mic1pre = 0;
2021        max98088->mic2pre = 0;
2022
2023        ret = snd_soc_read(codec, M98088_REG_FF_REV_ID);
2024        if (ret < 0) {
2025                dev_err(codec->dev, "Failed to read device revision: %d\n",
2026                        ret);
2027                goto err_access;
2028        }
2029        dev_info(codec->dev, "revision %c\n", ret - 0x40 + 'A');
2030
2031        snd_soc_write(codec, M98088_REG_51_PWR_SYS, M98088_PWRSV);
2032
2033        /* initialize registers cache to hardware default */
2034        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2035
2036        snd_soc_write(codec, M98088_REG_0F_IRQ_ENABLE, 0x00);
2037
2038        snd_soc_write(codec, M98088_REG_22_MIX_DAC,
2039                M98088_DAI1L_TO_DACL|M98088_DAI2L_TO_DACL|
2040                M98088_DAI1R_TO_DACR|M98088_DAI2R_TO_DACR);
2041
2042        snd_soc_write(codec, M98088_REG_4E_BIAS_CNTL, 0xF0);
2043        snd_soc_write(codec, M98088_REG_50_DAC_BIAS2, 0x0F);
2044
2045        snd_soc_write(codec, M98088_REG_16_DAI1_IOCFG,
2046                M98088_S1NORMAL|M98088_SDATA);
2047
2048        snd_soc_write(codec, M98088_REG_1E_DAI2_IOCFG,
2049                M98088_S2NORMAL|M98088_SDATA);
2050
2051        max98088_handle_pdata(codec);
2052
2053        snd_soc_add_codec_controls(codec, max98088_snd_controls,
2054                             ARRAY_SIZE(max98088_snd_controls));
2055
2056 err_access:
2057        return ret;
2058 }
2059
2060 static int max98088_remove(struct snd_soc_codec *codec)
2061 {
2062        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2063
2064        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2065        kfree(max98088->eq_texts);
2066
2067        return 0;
2068 }
2069
2070 static struct snd_soc_codec_driver soc_codec_dev_max98088 = {
2071        .probe   = max98088_probe,
2072        .remove  = max98088_remove,
2073        .suspend = max98088_suspend,
2074        .resume  = max98088_resume,
2075        .set_bias_level = max98088_set_bias_level,
2076        .reg_cache_size = ARRAY_SIZE(max98088_reg),
2077        .reg_word_size = sizeof(u8),
2078        .reg_cache_default = max98088_reg,
2079        .volatile_register = max98088_volatile_register,
2080         .dapm_widgets = max98088_dapm_widgets,
2081         .num_dapm_widgets = ARRAY_SIZE(max98088_dapm_widgets),
2082         .dapm_routes = max98088_audio_map,
2083         .num_dapm_routes = ARRAY_SIZE(max98088_audio_map),
2084 };
2085
2086 static int max98088_i2c_probe(struct i2c_client *i2c,
2087                             const struct i2c_device_id *id)
2088 {
2089        struct max98088_priv *max98088;
2090        int ret;
2091
2092        max98088 = devm_kzalloc(&i2c->dev, sizeof(struct max98088_priv),
2093                                GFP_KERNEL);
2094        if (max98088 == NULL)
2095                return -ENOMEM;
2096
2097        max98088->devtype = id->driver_data;
2098
2099        i2c_set_clientdata(i2c, max98088);
2100        max98088->pdata = i2c->dev.platform_data;
2101
2102        ret = snd_soc_register_codec(&i2c->dev,
2103                        &soc_codec_dev_max98088, &max98088_dai[0], 2);
2104        return ret;
2105 }
2106
2107 static int max98088_i2c_remove(struct i2c_client *client)
2108 {
2109        snd_soc_unregister_codec(&client->dev);
2110        return 0;
2111 }
2112
2113 static const struct i2c_device_id max98088_i2c_id[] = {
2114        { "max98088", MAX98088 },
2115        { "max98089", MAX98089 },
2116        { }
2117 };
2118 MODULE_DEVICE_TABLE(i2c, max98088_i2c_id);
2119
2120 static struct i2c_driver max98088_i2c_driver = {
2121         .driver = {
2122                 .name = "max98088",
2123                 .owner = THIS_MODULE,
2124         },
2125         .probe  = max98088_i2c_probe,
2126         .remove = max98088_i2c_remove,
2127         .id_table = max98088_i2c_id,
2128 };
2129
2130 module_i2c_driver(max98088_i2c_driver);
2131
2132 MODULE_DESCRIPTION("ALSA SoC MAX98088 driver");
2133 MODULE_AUTHOR("Peter Hsiang, Jesse Marroquin");
2134 MODULE_LICENSE("GPL");