drivers/irqchip/irq-mips-cpu.c

   1 /*
   2  * Copyright 2001 MontaVista Software Inc.
   3  * Author: Jun Sun, jsun@mvista.com or jsun@junsun.net
   4  *
   5  * Copyright (C) 2001 Ralf Baechle
   6  * Copyright (C) 2005  MIPS Technologies, Inc.  All rights reserved.
   7  *      Author: Maciej W. Rozycki <macro@mips.com>
   8  *
   9  * This file define the irq handler for MIPS CPU interrupts.
  10  *
  11  * This program is free software; you can redistribute  it and/or modify it
  12  * under  the terms of  the GNU General  Public License as published by the
  13  * Free Software Foundation;  either version 2 of the  License, or (at your
  14  * option) any later version.
  15  */
  16
  17 /*
  18  * Almost all MIPS CPUs define 8 interrupt sources.  They are typically
  19  * level triggered (i.e., cannot be cleared from CPU; must be cleared from
  20  * device).  The first two are software interrupts which we don't really
  21  * use or support.  The last one is usually the CPU timer interrupt if
  22  * counter register is present or, for CPUs with an external FPU, by
  23  * convention it's the FPU exception interrupt.
  24  *
  25  * Don't even think about using this on SMP.  You have been warned.
  26  *
  27  * This file exports one global function:
  28  *      void mips_cpu_irq_init(void);
  29  */
  30 #include <linux/init.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/kernel.h>
  33 #include <linux/irq.h>
  34 #include <linux/irqchip.h>
  35 #include <linux/irqdomain.h>
  36
  37 #include <asm/irq_cpu.h>
  38 #include <asm/mipsregs.h>
  39 #include <asm/mipsmtregs.h>
  40 #include <asm/setup.h>
  41
  42 static struct irq_domain *irq_domain;
  43
  44 static inline void unmask_mips_irq(struct irq_data *d)
  45 {
  46         set_c0_status(IE_SW0 << d->hwirq);
  47         irq_enable_hazard();
  48 }
  49
  50 static inline void mask_mips_irq(struct irq_data *d)
  51 {
  52         clear_c0_status(IE_SW0 << d->hwirq);
  53         irq_disable_hazard();
  54 }
  55
  56 static struct irq_chip mips_cpu_irq_controller = {
  57         .name           = "MIPS",
  58         .irq_ack        = mask_mips_irq,
  59         .irq_mask       = mask_mips_irq,
  60         .irq_mask_ack   = mask_mips_irq,
  61         .irq_unmask     = unmask_mips_irq,
  62         .irq_eoi        = unmask_mips_irq,
  63         .irq_disable    = mask_mips_irq,
  64         .irq_enable     = unmask_mips_irq,
  65 };
  66
  67 /*
  68  * Basically the same as above but taking care of all the MT stuff
  69  */
  70
  71 static unsigned int mips_mt_cpu_irq_startup(struct irq_data *d)
  72 {
  73         unsigned int vpflags = dvpe();
  74
  75         clear_c0_cause(C_SW0 << d->hwirq);
  76         evpe(vpflags);
  77         unmask_mips_irq(d);
  78         return 0;
  79 }
  80
  81 /*
  82  * While we ack the interrupt interrupts are disabled and thus we don't need
  83  * to deal with concurrency issues.  Same for mips_cpu_irq_end.
  84  */
  85 static void mips_mt_cpu_irq_ack(struct irq_data *d)
  86 {
  87         unsigned int vpflags = dvpe();
  88         clear_c0_cause(C_SW0 << d->hwirq);
  89         evpe(vpflags);
  90         mask_mips_irq(d);
  91 }
  92
  93 static struct irq_chip mips_mt_cpu_irq_controller = {
  94         .name           = "MIPS",
  95         .irq_startup    = mips_mt_cpu_irq_startup,
  96         .irq_ack        = mips_mt_cpu_irq_ack,
  97         .irq_mask       = mask_mips_irq,
  98         .irq_mask_ack   = mips_mt_cpu_irq_ack,
  99         .irq_unmask     = unmask_mips_irq,
 100         .irq_eoi        = unmask_mips_irq,
 101         .irq_disable    = mask_mips_irq,
 102         .irq_enable     = unmask_mips_irq,
 103 };
 104
 105 asmlinkage void __weak plat_irq_dispatch(void)
 106 {
 107         unsigned long pending = read_c0_cause() & read_c0_status() & ST0_IM;
 108         unsigned int virq;
 109         int irq;
 110
 111         if (!pending) {
 112                 spurious_interrupt();
 113                 return;
 114         }
 115
 116         pending >>= CAUSEB_IP;
 117         while (pending) {
 118                 irq = fls(pending) - 1;
 119                 virq = irq_linear_revmap(irq_domain, irq);
 120                 do_IRQ(virq);
 121                 pending &= ~BIT(irq);
 122         }
 123 }
 124
 125 static int mips_cpu_intc_map(struct irq_domain *d, unsigned int irq,
 126                              irq_hw_number_t hw)
 127 {
 128         static struct irq_chip *chip;
 129
 130         if (hw < 2 && cpu_has_mipsmt) {
 131                 /* Software interrupts are used for MT/CMT IPI */
 132                 chip = &mips_mt_cpu_irq_controller;
 133         } else {
 134                 chip = &mips_cpu_irq_controller;
 135         }
 136
 137         if (cpu_has_vint)
 138                 set_vi_handler(hw, plat_irq_dispatch);
 139
 140         irq_set_chip_and_handler(irq, chip, handle_percpu_irq);
 141
 142         return 0;
 143 }
 144
 145 static const struct irq_domain_ops mips_cpu_intc_irq_domain_ops = {
 146         .map = mips_cpu_intc_map,
 147         .xlate = irq_domain_xlate_onecell,
 148 };
 149
 150 static void __init __mips_cpu_irq_init(struct device_node *of_node)
 151 {
 152         /* Mask interrupts. */
 153         clear_c0_status(ST0_IM);
 154         clear_c0_cause(CAUSEF_IP);
 155
 156         irq_domain = irq_domain_add_legacy(of_node, 8, MIPS_CPU_IRQ_BASE, 0,
 157                                            &mips_cpu_intc_irq_domain_ops,
 158                                            NULL);
 159         if (!irq_domain)
 160                 panic("Failed to add irqdomain for MIPS CPU");
 161 }
 162
 163 void __init mips_cpu_irq_init(void)
 164 {
 165         __mips_cpu_irq_init(NULL);
 166 }
 167
 168 int __init mips_cpu_irq_of_init(struct device_node *of_node,
 169                                 struct device_node *parent)
 170 {
 171         __mips_cpu_irq_init(of_node);
 172         return 0;
 173 }
 174 IRQCHIP_DECLARE(cpu_intc, "mti,cpu-interrupt-controller", mips_cpu_irq_of_init);