arch/arm/mach-tegra/sleep-tegra30.S

   1 /*
   2  * Copyright (c) 2012, NVIDIA Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16
  17 #include <linux/linkage.h>
  18
  19 #include <asm/assembler.h>
  20 #include <asm/asm-offsets.h>
  21 #include <asm/cache.h>
  22
  23 #include "irammap.h"
  24 #include "fuse.h"
  25 #include "sleep.h"
  26 #include "flowctrl.h"
  27
  28 #define EMC_CFG                         0xc
  29 #define EMC_ADR_CFG                     0x10
  30 #define EMC_TIMING_CONTROL              0x28
  31 #define EMC_REFRESH                     0x70
  32 #define EMC_NOP                         0xdc
  33 #define EMC_SELF_REF                    0xe0
  34 #define EMC_MRW                         0xe8
  35 #define EMC_FBIO_CFG5                   0x104
  36 #define EMC_AUTO_CAL_CONFIG             0x2a4
  37 #define EMC_AUTO_CAL_INTERVAL           0x2a8
  38 #define EMC_AUTO_CAL_STATUS             0x2ac
  39 #define EMC_REQ_CTRL                    0x2b0
  40 #define EMC_CFG_DIG_DLL                 0x2bc
  41 #define EMC_EMC_STATUS                  0x2b4
  42 #define EMC_ZCAL_INTERVAL               0x2e0
  43 #define EMC_ZQ_CAL                      0x2ec
  44 #define EMC_XM2VTTGENPADCTRL            0x310
  45 #define EMC_XM2VTTGENPADCTRL2           0x314
  46
  47 #define PMC_CTRL                        0x0
  48 #define PMC_CTRL_SIDE_EFFECT_LP0 (1 << 14) /* enter LP0 when CPU pwr gated */
  49
  50 #define PMC_PLLP_WB0_OVERRIDE           0xf8
  51 #define PMC_IO_DPD_REQ                  0x1b8
  52 #define PMC_IO_DPD_STATUS               0x1bc
  53
  54 #define CLK_RESET_CCLK_BURST            0x20
  55 #define CLK_RESET_CCLK_DIVIDER          0x24
  56 #define CLK_RESET_SCLK_BURST            0x28
  57 #define CLK_RESET_SCLK_DIVIDER          0x2c
  58
  59 #define CLK_RESET_PLLC_BASE             0x80
  60 #define CLK_RESET_PLLC_MISC             0x8c
  61 #define CLK_RESET_PLLM_BASE             0x90
  62 #define CLK_RESET_PLLM_MISC             0x9c
  63 #define CLK_RESET_PLLP_BASE             0xa0
  64 #define CLK_RESET_PLLP_MISC             0xac
  65 #define CLK_RESET_PLLA_BASE             0xb0
  66 #define CLK_RESET_PLLA_MISC             0xbc
  67 #define CLK_RESET_PLLX_BASE             0xe0
  68 #define CLK_RESET_PLLX_MISC             0xe4
  69 #define CLK_RESET_PLLX_MISC3            0x518
  70 #define CLK_RESET_PLLX_MISC3_IDDQ       3
  71 #define CLK_RESET_PLLM_MISC_IDDQ        5
  72 #define CLK_RESET_PLLC_MISC_IDDQ        26
  73
  74 #define CLK_RESET_CLK_SOURCE_MSELECT    0x3b4
  75
  76 #define MSELECT_CLKM                    (0x3 << 30)
  77
  78 #define LOCK_DELAY 50 /* safety delay after lock is detected */
  79
  80 #define TEGRA30_POWER_HOTPLUG_SHUTDOWN  (1 << 27) /* Hotplug shutdown */
  81
  82 .macro emc_device_mask, rd, base
  83         ldr     \rd, [\base, #EMC_ADR_CFG]
  84         tst     \rd, #0x1
  85         moveq   \rd, #(0x1 << 8)                @ just 1 device
  86         movne   \rd, #(0x3 << 8)                @ 2 devices
  87 .endm
  88
  89 .macro emc_timing_update, rd, base
  90         mov     \rd, #1
  91         str     \rd, [\base, #EMC_TIMING_CONTROL]
  92 1001:
  93         ldr     \rd, [\base, #EMC_EMC_STATUS]
  94         tst     \rd, #(0x1<<23) @ wait EMC_STATUS_TIMING_UPDATE_STALLED is clear
  95         bne     1001b
  96 .endm
  97
  98 .macro pll_enable, rd, r_car_base, pll_base, pll_misc
  99         ldr     \rd, [\r_car_base, #\pll_base]
 100         tst     \rd, #(1 << 30)
 101         orreq   \rd, \rd, #(1 << 30)
 102         streq   \rd, [\r_car_base, #\pll_base]
 103         /* Enable lock detector */
 104         .if     \pll_misc
 105         ldr     \rd, [\r_car_base, #\pll_misc]
 106         bic     \rd, \rd, #(1 << 18)
 107         str     \rd, [\r_car_base, #\pll_misc]
 108         ldr     \rd, [\r_car_base, #\pll_misc]
 109         ldr     \rd, [\r_car_base, #\pll_misc]
 110         orr     \rd, \rd, #(1 << 18)
 111         str     \rd, [\r_car_base, #\pll_misc]
 112         .endif
 113 .endm
 114
 115 .macro pll_locked, rd, r_car_base, pll_base
 116 1:
 117         ldr     \rd, [\r_car_base, #\pll_base]
 118         tst     \rd, #(1 << 27)
 119         beq     1b
 120 .endm
 121
 122 .macro pll_iddq_exit, rd, car, iddq, iddq_bit
 123         ldr     \rd, [\car, #\iddq]
 124         bic     \rd, \rd, #(1<<\iddq_bit)
 125         str     \rd, [\car, #\iddq]
 126 .endm
 127
 128 .macro pll_iddq_entry, rd, car, iddq, iddq_bit
 129         ldr     \rd, [\car, #\iddq]
 130         orr     \rd, \rd, #(1<<\iddq_bit)
 131         str     \rd, [\car, #\iddq]
 132 .endm
 133
 134 #if defined(CONFIG_HOTPLUG_CPU) || defined(CONFIG_PM_SLEEP)
 135 /*
 136  * tegra30_hotplug_shutdown(void)
 137  *
 138  * Powergates the current CPU.
 139  * Should never return.
 140  */
 141 ENTRY(tegra30_hotplug_shutdown)
 142         /* Powergate this CPU */
 143         mov     r0, #TEGRA30_POWER_HOTPLUG_SHUTDOWN
 144         bl      tegra30_cpu_shutdown
 145         mov     pc, lr                  @ should never get here
 146 ENDPROC(tegra30_hotplug_shutdown)
 147
 148 /*
 149  * tegra30_cpu_shutdown(unsigned long flags)
 150  *
 151  * Puts the current CPU in wait-for-event mode on the flow controller
 152  * and powergates it -- flags (in R0) indicate the request type.
 153  *
 154  * r10 = SoC ID
 155  * corrupts r0-r4, r10-r12
 156  */
 157 ENTRY(tegra30_cpu_shutdown)
 158         cpu_id  r3
 159         tegra_get_soc_id TEGRA_APB_MISC_VIRT, r10
 160         cmp     r10, #TEGRA30
 161         bne     _no_cpu0_chk    @ It's not Tegra30
 162
 163         cmp     r3, #0
 164         moveq   pc, lr          @ Must never be called for CPU 0
 165 _no_cpu0_chk:
 166
 167         ldr     r12, =TEGRA_FLOW_CTRL_VIRT
 168         cpu_to_csr_reg r1, r3
 169         add     r1, r1, r12     @ virtual CSR address for this CPU
 170         cpu_to_halt_reg r2, r3
 171         add     r2, r2, r12     @ virtual HALT_EVENTS address for this CPU
 172
 173         /*
 174          * Clear this CPU's "event" and "interrupt" flags and power gate
 175          * it when halting but not before it is in the "WFE" state.
 176          */
 177         movw    r12, \
 178                 FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG | \
 179                 FLOW_CTRL_CSR_ENABLE
 180         cmp     r10, #TEGRA30
 181         moveq   r4, #(1 << 4)                   @ wfe bitmap
 182         movne   r4, #(1 << 8)                   @ wfi bitmap
 183  ARM(   orr     r12, r12, r4, lsl r3    )
 184  THUMB( lsl     r4, r4, r3              )
 185  THUMB( orr     r12, r12, r4            )
 186         str     r12, [r1]
 187
 188         /* Halt this CPU. */
 189         mov     r3, #0x400
 190 delay_1:
 191         subs    r3, r3, #1                      @ delay as a part of wfe war.
 192         bge     delay_1;
 193         cpsid   a                               @ disable imprecise aborts.
 194         ldr     r3, [r1]                        @ read CSR
 195         str     r3, [r1]                        @ clear CSR
 196
 197         tst     r0, #TEGRA30_POWER_HOTPLUG_SHUTDOWN
 198         beq     flow_ctrl_setting_for_lp2
 199
 200         /* flow controller set up for hotplug */
 201         mov     r3, #FLOW_CTRL_WAITEVENT                @ For hotplug
 202         b       flow_ctrl_done
 203 flow_ctrl_setting_for_lp2:
 204         /* flow controller set up for LP2 */
 205         cmp     r10, #TEGRA30
 206         moveq   r3, #FLOW_CTRL_WAIT_FOR_INTERRUPT       @ For LP2
 207         movne   r3, #FLOW_CTRL_WAITEVENT
 208         orrne   r3, r3, #FLOW_CTRL_HALT_GIC_IRQ
 209         orrne   r3, r3, #FLOW_CTRL_HALT_GIC_FIQ
 210 flow_ctrl_done:
 211         cmp     r10, #TEGRA30
 212         str     r3, [r2]
 213         ldr     r0, [r2]
 214         b       wfe_war
 215
 216 __cpu_reset_again:
 217         dsb
 218         .align 5
 219         wfeeq                                   @ CPU should be power gated here
 220         wfine
 221 wfe_war:
 222         b       __cpu_reset_again
 223
 224         /*
 225          * 38 nop's, which fills reset of wfe cache line and
 226          * 4 more cachelines with nop
 227          */
 228         .rept 38
 229         nop
 230         .endr
 231         b       .                               @ should never get here
 232
 233 ENDPROC(tegra30_cpu_shutdown)
 234 #endif
 235
 236 #ifdef CONFIG_PM_SLEEP
 237 /*
 238  * tegra30_sleep_core_finish(unsigned long v2p)
 239  *
 240  * Enters suspend in LP0 or LP1 by turning off the MMU and jumping to
 241  * tegra30_tear_down_core in IRAM
 242  */
 243 ENTRY(tegra30_sleep_core_finish)
 244         /* Flush, disable the L1 data cache and exit SMP */
 245         bl      tegra_disable_clean_inv_dcache
 246
 247         /*
 248          * Preload all the address literals that are needed for the
 249          * CPU power-gating process, to avoid loading from SDRAM which
 250          * are not supported once SDRAM is put into self-refresh.
 251          * LP0 / LP1 use physical address, since the MMU needs to be
 252          * disabled before putting SDRAM into self-refresh to avoid
 253          * memory access due to page table walks.
 254          */
 255         mov32   r4, TEGRA_PMC_BASE
 256         mov32   r5, TEGRA_CLK_RESET_BASE
 257         mov32   r6, TEGRA_FLOW_CTRL_BASE
 258         mov32   r7, TEGRA_TMRUS_BASE
 259
 260         mov32   r3, tegra_shut_off_mmu
 261         add     r3, r3, r0
 262
 263         mov32   r0, tegra30_tear_down_core
 264         mov32   r1, tegra30_iram_start
 265         sub     r0, r0, r1
 266         mov32   r1, TEGRA_IRAM_LPx_RESUME_AREA
 267         add     r0, r0, r1
 268
 269         mov     pc, r3
 270 ENDPROC(tegra30_sleep_core_finish)
 271
 272 /*
 273  * tegra30_sleep_cpu_secondary_finish(unsigned long v2p)
 274  *
 275  * Enters LP2 on secondary CPU by exiting coherency and powergating the CPU.
 276  */
 277 ENTRY(tegra30_sleep_cpu_secondary_finish)
 278         mov     r7, lr
 279
 280         /* Flush and disable the L1 data cache */
 281         mov     r0, #TEGRA_FLUSH_CACHE_LOUIS
 282         bl      tegra_disable_clean_inv_dcache
 283
 284         /* Powergate this CPU. */
 285         mov     r0, #0                          @ power mode flags (!hotplug)
 286         bl      tegra30_cpu_shutdown
 287         mov     r0, #1                          @ never return here
 288         mov     pc, r7
 289 ENDPROC(tegra30_sleep_cpu_secondary_finish)
 290
 291 /*
 292  * tegra30_tear_down_cpu
 293  *
 294  * Switches the CPU to enter sleep.
 295  */
 296 ENTRY(tegra30_tear_down_cpu)
 297         mov32   r6, TEGRA_FLOW_CTRL_BASE
 298
 299         b       tegra30_enter_sleep
 300 ENDPROC(tegra30_tear_down_cpu)
 301
 302 /* START OF ROUTINES COPIED TO IRAM */
 303         .align L1_CACHE_SHIFT
 304         .globl tegra30_iram_start
 305 tegra30_iram_start:
 306
 307 /*
 308  * tegra30_lp1_reset
 309  *
 310  * reset vector for LP1 restore; copied into IRAM during suspend.
 311  * Brings the system back up to a safe staring point (SDRAM out of
 312  * self-refresh, PLLC, PLLM and PLLP reenabled, CPU running on PLLX,
 313  * system clock running on the same PLL that it suspended at), and
 314  * jumps to tegra_resume to restore virtual addressing.
 315  * The physical address of tegra_resume expected to be stored in
 316  * PMC_SCRATCH41.
 317  *
 318  * NOTE: THIS *MUST* BE RELOCATED TO TEGRA_IRAM_LPx_RESUME_AREA.
 319  */
 320 ENTRY(tegra30_lp1_reset)
 321         /*
 322          * The CPU and system bus are running at 32KHz and executing from
 323          * IRAM when this code is executed; immediately switch to CLKM and
 324          * enable PLLP, PLLM, PLLC, PLLA and PLLX.
 325          */
 326         mov32   r0, TEGRA_CLK_RESET_BASE
 327
 328         mov     r1, #(1 << 28)
 329         str     r1, [r0, #CLK_RESET_SCLK_BURST]
 330         str     r1, [r0, #CLK_RESET_CCLK_BURST]
 331         mov     r1, #0
 332         str     r1, [r0, #CLK_RESET_CCLK_DIVIDER]
 333         str     r1, [r0, #CLK_RESET_SCLK_DIVIDER]
 334
 335         tegra_get_soc_id TEGRA_APB_MISC_BASE, r10
 336         cmp     r10, #TEGRA30
 337         beq     _no_pll_iddq_exit
 338
 339         pll_iddq_exit r1, r0, CLK_RESET_PLLM_MISC, CLK_RESET_PLLM_MISC_IDDQ
 340         pll_iddq_exit r1, r0, CLK_RESET_PLLC_MISC, CLK_RESET_PLLC_MISC_IDDQ
 341         pll_iddq_exit r1, r0, CLK_RESET_PLLX_MISC3, CLK_RESET_PLLX_MISC3_IDDQ
 342
 343         mov32   r7, TEGRA_TMRUS_BASE
 344         ldr     r1, [r7]
 345         add     r1, r1, #2
 346         wait_until r1, r7, r3
 347
 348         /* enable PLLM via PMC */
 349         mov32   r2, TEGRA_PMC_BASE
 350         ldr     r1, [r2, #PMC_PLLP_WB0_OVERRIDE]
 351         orr     r1, r1, #(1 << 12)
 352         str     r1, [r2, #PMC_PLLP_WB0_OVERRIDE]
 353
 354         pll_enable r1, r0, CLK_RESET_PLLM_BASE, 0
 355         pll_enable r1, r0, CLK_RESET_PLLC_BASE, 0
 356         pll_enable r1, r0, CLK_RESET_PLLX_BASE, 0
 357
 358         b       _pll_m_c_x_done
 359
 360 _no_pll_iddq_exit:
 361         /* enable PLLM via PMC */
 362         mov32   r2, TEGRA_PMC_BASE
 363         ldr     r1, [r2, #PMC_PLLP_WB0_OVERRIDE]
 364         orr     r1, r1, #(1 << 12)
 365         str     r1, [r2, #PMC_PLLP_WB0_OVERRIDE]
 366
 367         pll_enable r1, r0, CLK_RESET_PLLM_BASE, CLK_RESET_PLLM_MISC
 368         pll_enable r1, r0, CLK_RESET_PLLC_BASE, CLK_RESET_PLLC_MISC
 369         pll_enable r1, r0, CLK_RESET_PLLX_BASE, CLK_RESET_PLLX_MISC
 370
 371 _pll_m_c_x_done:
 372         pll_enable r1, r0, CLK_RESET_PLLP_BASE, CLK_RESET_PLLP_MISC
 373         pll_enable r1, r0, CLK_RESET_PLLA_BASE, CLK_RESET_PLLA_MISC
 374
 375         pll_locked r1, r0, CLK_RESET_PLLM_BASE
 376         pll_locked r1, r0, CLK_RESET_PLLP_BASE
 377         pll_locked r1, r0, CLK_RESET_PLLA_BASE
 378         pll_locked r1, r0, CLK_RESET_PLLC_BASE
 379         pll_locked r1, r0, CLK_RESET_PLLX_BASE
 380
 381         mov32   r7, TEGRA_TMRUS_BASE
 382         ldr     r1, [r7]
 383         add     r1, r1, #LOCK_DELAY
 384         wait_until r1, r7, r3
 385
 386         adr     r5, tegra30_sdram_pad_save
 387
 388         ldr     r4, [r5, #0x18]         @ restore CLK_SOURCE_MSELECT
 389         str     r4, [r0, #CLK_RESET_CLK_SOURCE_MSELECT]
 390
 391         ldr     r4, [r5, #0x1C]         @ restore SCLK_BURST
 392         str     r4, [r0, #CLK_RESET_SCLK_BURST]
 393
 394         cmp     r10, #TEGRA30
 395         movweq  r4, #:lower16:((1 << 28) | (0x8))       @ burst policy is PLLX
 396         movteq  r4, #:upper16:((1 << 28) | (0x8))
 397         movwne  r4, #:lower16:((1 << 28) | (0xe))
 398         movtne  r4, #:upper16:((1 << 28) | (0xe))
 399         str     r4, [r0, #CLK_RESET_CCLK_BURST]
 400
 401         /* Restore pad power state to normal */
 402         ldr     r1, [r5, #0x14]         @ PMC_IO_DPD_STATUS
 403         mvn     r1, r1
 404         bic     r1, r1, #(1 << 31)
 405         orr     r1, r1, #(1 << 30)
 406         str     r1, [r2, #PMC_IO_DPD_REQ]       @ DPD_OFF
 407
 408         cmp     r10, #TEGRA30
 409         movweq  r0, #:lower16:TEGRA_EMC_BASE    @ r0 reserved for emc base
 410         movteq  r0, #:upper16:TEGRA_EMC_BASE
 411         movwne  r0, #:lower16:TEGRA_EMC0_BASE
 412         movtne  r0, #:upper16:TEGRA_EMC0_BASE
 413
 414 exit_self_refresh:
 415         ldr     r1, [r5, #0xC]          @ restore EMC_XM2VTTGENPADCTRL
 416         str     r1, [r0, #EMC_XM2VTTGENPADCTRL]
 417         ldr     r1, [r5, #0x10]         @ restore EMC_XM2VTTGENPADCTRL2
 418         str     r1, [r0, #EMC_XM2VTTGENPADCTRL2]
 419         ldr     r1, [r5, #0x8]          @ restore EMC_AUTO_CAL_INTERVAL
 420         str     r1, [r0, #EMC_AUTO_CAL_INTERVAL]
 421
 422         /* Relock DLL */
 423         ldr     r1, [r0, #EMC_CFG_DIG_DLL]
 424         orr     r1, r1, #(1 << 30)      @ set DLL_RESET
 425         str     r1, [r0, #EMC_CFG_DIG_DLL]
 426
 427         emc_timing_update r1, r0
 428
 429         cmp     r10, #TEGRA114
 430         movweq  r1, #:lower16:TEGRA_EMC1_BASE
 431         movteq  r1, #:upper16:TEGRA_EMC1_BASE
 432         cmpeq   r0, r1
 433
 434         ldr     r1, [r0, #EMC_AUTO_CAL_CONFIG]
 435         orr     r1, r1, #(1 << 31)      @ set AUTO_CAL_ACTIVE
 436         orreq   r1, r1, #(1 << 27)      @ set slave mode for channel 1
 437         str     r1, [r0, #EMC_AUTO_CAL_CONFIG]
 438
 439 emc_wait_auto_cal_onetime:
 440         ldr     r1, [r0, #EMC_AUTO_CAL_STATUS]
 441         tst     r1, #(1 << 31)          @ wait until AUTO_CAL_ACTIVE is cleared
 442         bne     emc_wait_auto_cal_onetime
 443
 444         ldr     r1, [r0, #EMC_CFG]
 445         bic     r1, r1, #(1 << 31)      @ disable DRAM_CLK_STOP_PD
 446         str     r1, [r0, #EMC_CFG]
 447
 448         mov     r1, #0
 449         str     r1, [r0, #EMC_SELF_REF] @ take DRAM out of self refresh
 450         mov     r1, #1
 451         cmp     r10, #TEGRA30
 452         streq   r1, [r0, #EMC_NOP]
 453         streq   r1, [r0, #EMC_NOP]
 454         streq   r1, [r0, #EMC_REFRESH]
 455
 456         emc_device_mask r1, r0
 457
 458 exit_selfrefresh_loop:
 459         ldr     r2, [r0, #EMC_EMC_STATUS]
 460         ands    r2, r2, r1
 461         bne     exit_selfrefresh_loop
 462
 463         lsr     r1, r1, #8              @ devSel, bit0:dev0, bit1:dev1
 464
 465         mov32   r7, TEGRA_TMRUS_BASE
 466         ldr     r2, [r0, #EMC_FBIO_CFG5]
 467
 468         and     r2, r2, #3              @ check DRAM_TYPE
 469         cmp     r2, #2
 470         beq     emc_lpddr2
 471
 472         /* Issue a ZQ_CAL for dev0 - DDR3 */
 473         mov32   r2, 0x80000011          @ DEV_SELECTION=2, LENGTH=LONG, CMD=1
 474         str     r2, [r0, #EMC_ZQ_CAL]
 475         ldr     r2, [r7]
 476         add     r2, r2, #10
 477         wait_until r2, r7, r3
 478
 479         tst     r1, #2
 480         beq     zcal_done
 481
 482         /* Issue a ZQ_CAL for dev1 - DDR3 */
 483         mov32   r2, 0x40000011          @ DEV_SELECTION=1, LENGTH=LONG, CMD=1
 484         str     r2, [r0, #EMC_ZQ_CAL]
 485         ldr     r2, [r7]
 486         add     r2, r2, #10
 487         wait_until r2, r7, r3
 488         b       zcal_done
 489
 490 emc_lpddr2:
 491         /* Issue a ZQ_CAL for dev0 - LPDDR2 */
 492         mov32   r2, 0x800A00AB          @ DEV_SELECTION=2, MA=10, OP=0xAB
 493         str     r2, [r0, #EMC_MRW]
 494         ldr     r2, [r7]
 495         add     r2, r2, #1
 496         wait_until r2, r7, r3
 497
 498         tst     r1, #2
 499         beq     zcal_done
 500
 501         /* Issue a ZQ_CAL for dev0 - LPDDR2 */
 502         mov32   r2, 0x400A00AB          @ DEV_SELECTION=1, MA=10, OP=0xAB
 503         str     r2, [r0, #EMC_MRW]
 504         ldr     r2, [r7]
 505         add     r2, r2, #1
 506         wait_until r2, r7, r3
 507
 508 zcal_done:
 509         mov     r1, #0                  @ unstall all transactions
 510         str     r1, [r0, #EMC_REQ_CTRL]
 511         ldr     r1, [r5, #0x4]          @ restore EMC_ZCAL_INTERVAL
 512         str     r1, [r0, #EMC_ZCAL_INTERVAL]
 513         ldr     r1, [r5, #0x0]          @ restore EMC_CFG
 514         str     r1, [r0, #EMC_CFG]
 515
 516         /* Tegra114 had dual EMC channel, now config the other one */
 517         cmp     r10, #TEGRA114
 518         bne     __no_dual_emc_chanl
 519         mov32   r1, TEGRA_EMC1_BASE
 520         cmp     r0, r1
 521         movne   r0, r1
 522         addne   r5, r5, #0x20
 523         bne     exit_self_refresh
 524 __no_dual_emc_chanl:
 525
 526         mov32   r0, TEGRA_PMC_BASE
 527         ldr     r0, [r0, #PMC_SCRATCH41]
 528         mov     pc, r0                  @ jump to tegra_resume
 529 ENDPROC(tegra30_lp1_reset)
 530
 531         .align  L1_CACHE_SHIFT
 532 tegra30_sdram_pad_address:
 533         .word   TEGRA_EMC_BASE + EMC_CFG                                @0x0
 534         .word   TEGRA_EMC_BASE + EMC_ZCAL_INTERVAL                      @0x4
 535         .word   TEGRA_EMC_BASE + EMC_AUTO_CAL_INTERVAL                  @0x8
 536         .word   TEGRA_EMC_BASE + EMC_XM2VTTGENPADCTRL                   @0xc
 537         .word   TEGRA_EMC_BASE + EMC_XM2VTTGENPADCTRL2                  @0x10
 538         .word   TEGRA_PMC_BASE + PMC_IO_DPD_STATUS                      @0x14
 539         .word   TEGRA_CLK_RESET_BASE + CLK_RESET_CLK_SOURCE_MSELECT     @0x18
 540         .word   TEGRA_CLK_RESET_BASE + CLK_RESET_SCLK_BURST             @0x1c
 541
 542 tegra114_sdram_pad_address:
 543         .word   TEGRA_EMC0_BASE + EMC_CFG                               @0x0
 544         .word   TEGRA_EMC0_BASE + EMC_ZCAL_INTERVAL                     @0x4
 545         .word   TEGRA_EMC0_BASE + EMC_AUTO_CAL_INTERVAL                 @0x8
 546         .word   TEGRA_EMC0_BASE + EMC_XM2VTTGENPADCTRL                  @0xc
 547         .word   TEGRA_EMC0_BASE + EMC_XM2VTTGENPADCTRL2                 @0x10
 548         .word   TEGRA_PMC_BASE + PMC_IO_DPD_STATUS                      @0x14
 549         .word   TEGRA_CLK_RESET_BASE + CLK_RESET_CLK_SOURCE_MSELECT     @0x18
 550         .word   TEGRA_CLK_RESET_BASE + CLK_RESET_SCLK_BURST             @0x1c
 551         .word   TEGRA_EMC1_BASE + EMC_CFG                               @0x20
 552         .word   TEGRA_EMC1_BASE + EMC_ZCAL_INTERVAL                     @0x24
 553         .word   TEGRA_EMC1_BASE + EMC_AUTO_CAL_INTERVAL                 @0x28
 554         .word   TEGRA_EMC1_BASE + EMC_XM2VTTGENPADCTRL                  @0x2c
 555         .word   TEGRA_EMC1_BASE + EMC_XM2VTTGENPADCTRL2                 @0x30
 556
 557 tegra30_sdram_pad_size:
 558         .word   tegra114_sdram_pad_address - tegra30_sdram_pad_address
 559
 560 tegra114_sdram_pad_size:
 561         .word   tegra30_sdram_pad_size - tegra114_sdram_pad_address
 562
 563         .type   tegra30_sdram_pad_save, %object
 564 tegra30_sdram_pad_save:
 565         .rept (tegra30_sdram_pad_size - tegra114_sdram_pad_address) / 4
 566         .long   0
 567         .endr
 568
 569 /*
 570  * tegra30_tear_down_core
 571  *
 572  * copied into and executed from IRAM
 573  * puts memory in self-refresh for LP0 and LP1
 574  */
 575 tegra30_tear_down_core:
 576         bl      tegra30_sdram_self_refresh
 577         bl      tegra30_switch_cpu_to_clk32k
 578         b       tegra30_enter_sleep
 579
 580 /*
 581  * tegra30_switch_cpu_to_clk32k
 582  *
 583  * In LP0 and LP1 all PLLs will be turned off. Switching the CPU and System CLK
 584  * to the 32KHz clock.
 585  * r4 = TEGRA_PMC_BASE
 586  * r5 = TEGRA_CLK_RESET_BASE
 587  * r6 = TEGRA_FLOW_CTRL_BASE
 588  * r7 = TEGRA_TMRUS_BASE
 589  * r10= SoC ID
 590  */
 591 tegra30_switch_cpu_to_clk32k:
 592         /*
 593          * start by jumping to CLKM to safely disable PLLs, then jump to
 594          * CLKS.
 595          */
 596         mov     r0, #(1 << 28)
 597         str     r0, [r5, #CLK_RESET_SCLK_BURST]
 598         /* 2uS delay delay between changing SCLK and CCLK */
 599         ldr     r1, [r7]
 600         add     r1, r1, #2
 601         wait_until r1, r7, r9
 602         str     r0, [r5, #CLK_RESET_CCLK_BURST]
 603         mov     r0, #0
 604         str     r0, [r5, #CLK_RESET_CCLK_DIVIDER]
 605         str     r0, [r5, #CLK_RESET_SCLK_DIVIDER]
 606
 607         /* switch the clock source of mselect to be CLK_M */
 608         ldr     r0, [r5, #CLK_RESET_CLK_SOURCE_MSELECT]
 609         orr     r0, r0, #MSELECT_CLKM
 610         str     r0, [r5, #CLK_RESET_CLK_SOURCE_MSELECT]
 611
 612         /* 2uS delay delay between changing SCLK and disabling PLLs */
 613         ldr     r1, [r7]
 614         add     r1, r1, #2
 615         wait_until r1, r7, r9
 616
 617         /* disable PLLM via PMC in LP1 */
 618         ldr     r0, [r4, #PMC_PLLP_WB0_OVERRIDE]
 619         bic     r0, r0, #(1 << 12)
 620         str     r0, [r4, #PMC_PLLP_WB0_OVERRIDE]
 621
 622         /* disable PLLP, PLLA, PLLC and PLLX */
 623         ldr     r0, [r5, #CLK_RESET_PLLP_BASE]
 624         bic     r0, r0, #(1 << 30)
 625         str     r0, [r5, #CLK_RESET_PLLP_BASE]
 626         ldr     r0, [r5, #CLK_RESET_PLLA_BASE]
 627         bic     r0, r0, #(1 << 30)
 628         str     r0, [r5, #CLK_RESET_PLLA_BASE]
 629         ldr     r0, [r5, #CLK_RESET_PLLC_BASE]
 630         bic     r0, r0, #(1 << 30)
 631         str     r0, [r5, #CLK_RESET_PLLC_BASE]
 632         ldr     r0, [r5, #CLK_RESET_PLLX_BASE]
 633         bic     r0, r0, #(1 << 30)
 634         str     r0, [r5, #CLK_RESET_PLLX_BASE]
 635
 636         cmp     r10, #TEGRA30
 637         beq     _no_pll_in_iddq
 638         pll_iddq_entry r1, r5, CLK_RESET_PLLX_MISC3, CLK_RESET_PLLX_MISC3_IDDQ
 639 _no_pll_in_iddq:
 640
 641         /* switch to CLKS */
 642         mov     r0, #0  /* brust policy = 32KHz */
 643         str     r0, [r5, #CLK_RESET_SCLK_BURST]
 644
 645         mov     pc, lr
 646
 647 /*
 648  * tegra30_enter_sleep
 649  *
 650  * uses flow controller to enter sleep state
 651  * executes from IRAM with SDRAM in selfrefresh when target state is LP0 or LP1
 652  * executes from SDRAM with target state is LP2
 653  * r6 = TEGRA_FLOW_CTRL_BASE
 654  */
 655 tegra30_enter_sleep:
 656         cpu_id  r1
 657
 658         cpu_to_csr_reg  r2, r1
 659         ldr     r0, [r6, r2]
 660         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
 661         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
 662         str     r0, [r6, r2]
 663
 664         tegra_get_soc_id TEGRA_APB_MISC_BASE, r10
 665         cmp     r10, #TEGRA30
 666         mov     r0, #FLOW_CTRL_WAIT_FOR_INTERRUPT
 667         orreq   r0, r0, #FLOW_CTRL_HALT_CPU_IRQ | FLOW_CTRL_HALT_CPU_FIQ
 668         orrne   r0, r0, #FLOW_CTRL_HALT_LIC_IRQ | FLOW_CTRL_HALT_LIC_FIQ
 669
 670         cpu_to_halt_reg r2, r1
 671         str     r0, [r6, r2]
 672         dsb
 673         ldr     r0, [r6, r2] /* memory barrier */
 674
 675 halted:
 676         isb
 677         dsb
 678         wfi     /* CPU should be power gated here */
 679
 680         /* !!!FIXME!!! Implement halt failure handler */
 681         b       halted
 682
 683 /*
 684  * tegra30_sdram_self_refresh
 685  *
 686  * called with MMU off and caches disabled
 687  * must be executed from IRAM
 688  * r4 = TEGRA_PMC_BASE
 689  * r5 = TEGRA_CLK_RESET_BASE
 690  * r6 = TEGRA_FLOW_CTRL_BASE
 691  * r7 = TEGRA_TMRUS_BASE
 692  * r10= SoC ID
 693  */
 694 tegra30_sdram_self_refresh:
 695
 696         adr     r8, tegra30_sdram_pad_save
 697         tegra_get_soc_id TEGRA_APB_MISC_BASE, r10
 698         cmp     r10, #TEGRA30
 699         adreq   r2, tegra30_sdram_pad_address
 700         ldreq   r3, tegra30_sdram_pad_size
 701         adrne   r2, tegra114_sdram_pad_address
 702         ldrne   r3, tegra114_sdram_pad_size
 703         mov     r9, #0
 704
 705 padsave:
 706         ldr     r0, [r2, r9]            @ r0 is the addr in the pad_address
 707
 708         ldr     r1, [r0]
 709         str     r1, [r8, r9]            @ save the content of the addr
 710
 711         add     r9, r9, #4
 712         cmp     r3, r9
 713         bne     padsave
 714 padsave_done:
 715
 716         dsb
 717
 718         cmp     r10, #TEGRA30
 719         ldreq   r0, =TEGRA_EMC_BASE     @ r0 reserved for emc base addr
 720         ldrne   r0, =TEGRA_EMC0_BASE
 721
 722 enter_self_refresh:
 723         cmp     r10, #TEGRA30
 724         mov     r1, #0
 725         str     r1, [r0, #EMC_ZCAL_INTERVAL]
 726         str     r1, [r0, #EMC_AUTO_CAL_INTERVAL]
 727         ldr     r1, [r0, #EMC_CFG]
 728         bic     r1, r1, #(1 << 28)
 729         bicne   r1, r1, #(1 << 29)
 730         str     r1, [r0, #EMC_CFG]      @ disable DYN_SELF_REF
 731
 732         emc_timing_update r1, r0
 733
 734         ldr     r1, [r7]
 735         add     r1, r1, #5
 736         wait_until r1, r7, r2
 737
 738 emc_wait_auto_cal:
 739         ldr     r1, [r0, #EMC_AUTO_CAL_STATUS]
 740         tst     r1, #(1 << 31)          @ wait until AUTO_CAL_ACTIVE is cleared
 741         bne     emc_wait_auto_cal
 742
 743         mov     r1, #3
 744         str     r1, [r0, #EMC_REQ_CTRL] @ stall incoming DRAM requests
 745
 746 emcidle:
 747         ldr     r1, [r0, #EMC_EMC_STATUS]
 748         tst     r1, #4
 749         beq     emcidle
 750
 751         mov     r1, #1
 752         str     r1, [r0, #EMC_SELF_REF]
 753
 754         emc_device_mask r1, r0
 755
 756 emcself:
 757         ldr     r2, [r0, #EMC_EMC_STATUS]
 758         and     r2, r2, r1
 759         cmp     r2, r1
 760         bne     emcself                 @ loop until DDR in self-refresh
 761
 762         /* Put VTTGEN in the lowest power mode */
 763         ldr     r1, [r0, #EMC_XM2VTTGENPADCTRL]
 764         mov32   r2, 0xF8F8FFFF  @ clear XM2VTTGEN_DRVUP and XM2VTTGEN_DRVDN
 765         and     r1, r1, r2
 766         str     r1, [r0, #EMC_XM2VTTGENPADCTRL]
 767         ldr     r1, [r0, #EMC_XM2VTTGENPADCTRL2]
 768         cmp     r10, #TEGRA30
 769         orreq   r1, r1, #7              @ set E_NO_VTTGEN
 770         orrne   r1, r1, #0x3f
 771         str     r1, [r0, #EMC_XM2VTTGENPADCTRL2]
 772
 773         emc_timing_update r1, r0
 774
 775         /* Tegra114 had dual EMC channel, now config the other one */
 776         cmp     r10, #TEGRA114
 777         bne     no_dual_emc_chanl
 778         mov32   r1, TEGRA_EMC1_BASE
 779         cmp     r0, r1
 780         movne   r0, r1
 781         bne     enter_self_refresh
 782 no_dual_emc_chanl:
 783
 784         ldr     r1, [r4, #PMC_CTRL]
 785         tst     r1, #PMC_CTRL_SIDE_EFFECT_LP0
 786         bne     pmc_io_dpd_skip
 787         /*
 788          * Put DDR_DATA, DISC_ADDR_CMD, DDR_ADDR_CMD, POP_ADDR_CMD, POP_CLK
 789          * and COMP in the lowest power mode when LP1.
 790          */
 791         mov32   r1, 0x8EC00000
 792         str     r1, [r4, #PMC_IO_DPD_REQ]
 793 pmc_io_dpd_skip:
 794
 795         dsb
 796
 797         mov     pc, lr
 798
 799         .ltorg
 800 /* dummy symbol for end of IRAM */
 801         .align L1_CACHE_SHIFT
 802         .global tegra30_iram_end
 803 tegra30_iram_end:
 804         b       .
 805 #endif