drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP,
 102         POWER_DOMAIN_VGA,
 103
 104         POWER_DOMAIN_NUM,
 105 };
 106
 107 #define POWER_DOMAIN_MASK (BIT(POWER_DOMAIN_NUM) - 1)
 108
 109 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 110 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 111                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 112 #define POWER_DOMAIN_TRANSCODER(tran) \
 113         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 114          (tran) + POWER_DOMAIN_TRANSCODER_A)
 115
 116 #define HSW_ALWAYS_ON_POWER_DOMAINS (           \
 117         BIT(POWER_DOMAIN_PIPE_A) |              \
 118         BIT(POWER_DOMAIN_TRANSCODER_EDP))
 119
 120 enum hpd_pin {
 121         HPD_NONE = 0,
 122         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 123         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 124         HPD_CRT,
 125         HPD_SDVO_B,
 126         HPD_SDVO_C,
 127         HPD_PORT_B,
 128         HPD_PORT_C,
 129         HPD_PORT_D,
 130         HPD_NUM_PINS
 131 };
 132
 133 #define I915_GEM_GPU_DOMAINS \
 134         (I915_GEM_DOMAIN_RENDER | \
 135          I915_GEM_DOMAIN_SAMPLER | \
 136          I915_GEM_DOMAIN_COMMAND | \
 137          I915_GEM_DOMAIN_INSTRUCTION | \
 138          I915_GEM_DOMAIN_VERTEX)
 139
 140 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 141
 142 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 143         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 144                 if ((intel_encoder)->base.crtc == (__crtc))
 145
 146 struct drm_i915_private;
 147
 148 enum intel_dpll_id {
 149         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 150         /* real shared dpll ids must be >= 0 */
 151         DPLL_ID_PCH_PLL_A,
 152         DPLL_ID_PCH_PLL_B,
 153 };
 154 #define I915_NUM_PLLS 2
 155
 156 struct intel_dpll_hw_state {
 157         uint32_t dpll;
 158         uint32_t dpll_md;
 159         uint32_t fp0;
 160         uint32_t fp1;
 161 };
 162
 163 struct intel_shared_dpll {
 164         int refcount; /* count of number of CRTCs sharing this PLL */
 165         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 166         bool on; /* is the PLL actually active? Disabled during modeset */
 167         const char *name;
 168         /* should match the index in the dev_priv->shared_dplls array */
 169         enum intel_dpll_id id;
 170         struct intel_dpll_hw_state hw_state;
 171         void (*mode_set)(struct drm_i915_private *dev_priv,
 172                          struct intel_shared_dpll *pll);
 173         void (*enable)(struct drm_i915_private *dev_priv,
 174                        struct intel_shared_dpll *pll);
 175         void (*disable)(struct drm_i915_private *dev_priv,
 176                         struct intel_shared_dpll *pll);
 177         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 178                              struct intel_shared_dpll *pll,
 179                              struct intel_dpll_hw_state *hw_state);
 180 };
 181
 182 /* Used by dp and fdi links */
 183 struct intel_link_m_n {
 184         uint32_t        tu;
 185         uint32_t        gmch_m;
 186         uint32_t        gmch_n;
 187         uint32_t        link_m;
 188         uint32_t        link_n;
 189 };
 190
 191 void intel_link_compute_m_n(int bpp, int nlanes,
 192                             int pixel_clock, int link_clock,
 193                             struct intel_link_m_n *m_n);
 194
 195 struct intel_ddi_plls {
 196         int spll_refcount;
 197         int wrpll1_refcount;
 198         int wrpll2_refcount;
 199 };
 200
 201 /* Interface history:
 202  *
 203  * 1.1: Original.
 204  * 1.2: Add Power Management
 205  * 1.3: Add vblank support
 206  * 1.4: Fix cmdbuffer path, add heap destroy
 207  * 1.5: Add vblank pipe configuration
 208  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 209  *      - Support vertical blank on secondary display pipe
 210  */
 211 #define DRIVER_MAJOR            1
 212 #define DRIVER_MINOR            6
 213 #define DRIVER_PATCHLEVEL       0
 214
 215 #define WATCH_LISTS     0
 216 #define WATCH_GTT       0
 217
 218 #define I915_GEM_PHYS_CURSOR_0 1
 219 #define I915_GEM_PHYS_CURSOR_1 2
 220 #define I915_GEM_PHYS_OVERLAY_REGS 3
 221 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 222
 223 struct drm_i915_gem_phys_object {
 224         int id;
 225         struct page **page_list;
 226         drm_dma_handle_t *handle;
 227         struct drm_i915_gem_object *cur_obj;
 228 };
 229
 230 struct opregion_header;
 231 struct opregion_acpi;
 232 struct opregion_swsci;
 233 struct opregion_asle;
 234
 235 struct intel_opregion {
 236         struct opregion_header __iomem *header;
 237         struct opregion_acpi __iomem *acpi;
 238         struct opregion_swsci __iomem *swsci;
 239         u32 swsci_gbda_sub_functions;
 240         u32 swsci_sbcb_sub_functions;
 241         struct opregion_asle __iomem *asle;
 242         void __iomem *vbt;
 243         u32 __iomem *lid_state;
 244 };
 245 #define OPREGION_SIZE            (8*1024)
 246
 247 struct intel_overlay;
 248 struct intel_overlay_error_state;
 249
 250 struct drm_i915_master_private {
 251         drm_local_map_t *sarea;
 252         struct _drm_i915_sarea *sarea_priv;
 253 };
 254 #define I915_FENCE_REG_NONE -1
 255 #define I915_MAX_NUM_FENCES 32
 256 /* 32 fences + sign bit for FENCE_REG_NONE */
 257 #define I915_MAX_NUM_FENCE_BITS 6
 258
 259 struct drm_i915_fence_reg {
 260         struct list_head lru_list;
 261         struct drm_i915_gem_object *obj;
 262         int pin_count;
 263 };
 264
 265 struct sdvo_device_mapping {
 266         u8 initialized;
 267         u8 dvo_port;
 268         u8 slave_addr;
 269         u8 dvo_wiring;
 270         u8 i2c_pin;
 271         u8 ddc_pin;
 272 };
 273
 274 struct intel_display_error_state;
 275
 276 struct drm_i915_error_state {
 277         struct kref ref;
 278         u32 eir;
 279         u32 pgtbl_er;
 280         u32 ier;
 281         u32 ccid;
 282         u32 derrmr;
 283         u32 forcewake;
 284         bool waiting[I915_NUM_RINGS];
 285         u32 pipestat[I915_MAX_PIPES];
 286         u32 tail[I915_NUM_RINGS];
 287         u32 head[I915_NUM_RINGS];
 288         u32 ctl[I915_NUM_RINGS];
 289         u32 ipeir[I915_NUM_RINGS];
 290         u32 ipehr[I915_NUM_RINGS];
 291         u32 instdone[I915_NUM_RINGS];
 292         u32 acthd[I915_NUM_RINGS];
 293         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 294         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 295         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 296         /* our own tracking of ring head and tail */
 297         u32 cpu_ring_head[I915_NUM_RINGS];
 298         u32 cpu_ring_tail[I915_NUM_RINGS];
 299         u32 error; /* gen6+ */
 300         u32 err_int; /* gen7 */
 301         u32 instpm[I915_NUM_RINGS];
 302         u32 instps[I915_NUM_RINGS];
 303         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 304         u32 seqno[I915_NUM_RINGS];
 305         u64 bbaddr;
 306         u32 fault_reg[I915_NUM_RINGS];
 307         u32 done_reg;
 308         u32 faddr[I915_NUM_RINGS];
 309         u64 fence[I915_MAX_NUM_FENCES];
 310         struct timeval time;
 311         struct drm_i915_error_ring {
 312                 struct drm_i915_error_object {
 313                         int page_count;
 314                         u32 gtt_offset;
 315                         u32 *pages[0];
 316                 } *ringbuffer, *batchbuffer, *ctx;
 317                 struct drm_i915_error_request {
 318                         long jiffies;
 319                         u32 seqno;
 320                         u32 tail;
 321                 } *requests;
 322                 int num_requests;
 323         } ring[I915_NUM_RINGS];
 324         struct drm_i915_error_buffer {
 325                 u32 size;
 326                 u32 name;
 327                 u32 rseqno, wseqno;
 328                 u32 gtt_offset;
 329                 u32 read_domains;
 330                 u32 write_domain;
 331                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 332                 s32 pinned:2;
 333                 u32 tiling:2;
 334                 u32 dirty:1;
 335                 u32 purgeable:1;
 336                 s32 ring:4;
 337                 u32 cache_level:3;
 338         } **active_bo, **pinned_bo;
 339         u32 *active_bo_count, *pinned_bo_count;
 340         struct intel_overlay_error_state *overlay;
 341         struct intel_display_error_state *display;
 342         int hangcheck_score[I915_NUM_RINGS];
 343         enum intel_ring_hangcheck_action hangcheck_action[I915_NUM_RINGS];
 344 };
 345
 346 struct intel_crtc_config;
 347 struct intel_crtc;
 348 struct intel_limit;
 349 struct dpll;
 350
 351 struct drm_i915_display_funcs {
 352         bool (*fbc_enabled)(struct drm_device *dev);
 353         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 354         void (*disable_fbc)(struct drm_device *dev);
 355         int (*get_display_clock_speed)(struct drm_device *dev);
 356         int (*get_fifo_size)(struct drm_device *dev, int plane);
 357         /**
 358          * find_dpll() - Find the best values for the PLL
 359          * @limit: limits for the PLL
 360          * @crtc: current CRTC
 361          * @target: target frequency in kHz
 362          * @refclk: reference clock frequency in kHz
 363          * @match_clock: if provided, @best_clock P divider must
 364          *               match the P divider from @match_clock
 365          *               used for LVDS downclocking
 366          * @best_clock: best PLL values found
 367          *
 368          * Returns true on success, false on failure.
 369          */
 370         bool (*find_dpll)(const struct intel_limit *limit,
 371                           struct drm_crtc *crtc,
 372                           int target, int refclk,
 373                           struct dpll *match_clock,
 374                           struct dpll *best_clock);
 375         void (*update_wm)(struct drm_crtc *crtc);
 376         void (*update_sprite_wm)(struct drm_plane *plane,
 377                                  struct drm_crtc *crtc,
 378                                  uint32_t sprite_width, int pixel_size,
 379                                  bool enable, bool scaled);
 380         void (*modeset_global_resources)(struct drm_device *dev);
 381         /* Returns the active state of the crtc, and if the crtc is active,
 382          * fills out the pipe-config with the hw state. */
 383         bool (*get_pipe_config)(struct intel_crtc *,
 384                                 struct intel_crtc_config *);
 385         int (*crtc_mode_set)(struct drm_crtc *crtc,
 386                              int x, int y,
 387                              struct drm_framebuffer *old_fb);
 388         void (*crtc_enable)(struct drm_crtc *crtc);
 389         void (*crtc_disable)(struct drm_crtc *crtc);
 390         void (*off)(struct drm_crtc *crtc);
 391         void (*write_eld)(struct drm_connector *connector,
 392                           struct drm_crtc *crtc,
 393                           struct drm_display_mode *mode);
 394         void (*fdi_link_train)(struct drm_crtc *crtc);
 395         void (*init_clock_gating)(struct drm_device *dev);
 396         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 397                           struct drm_framebuffer *fb,
 398                           struct drm_i915_gem_object *obj,
 399                           uint32_t flags);
 400         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 401                             int x, int y);
 402         void (*hpd_irq_setup)(struct drm_device *dev);
 403         /* clock updates for mode set */
 404         /* cursor updates */
 405         /* render clock increase/decrease */
 406         /* display clock increase/decrease */
 407         /* pll clock increase/decrease */
 408 };
 409
 410 struct intel_uncore_funcs {
 411         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 412         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 413
 414         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 415         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 416         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 417         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 418
 419         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 420                                 uint8_t val, bool trace);
 421         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 422                                 uint16_t val, bool trace);
 423         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 424                                 uint32_t val, bool trace);
 425         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 426                                 uint64_t val, bool trace);
 427 };
 428
 429 struct intel_uncore {
 430         spinlock_t lock; /** lock is also taken in irq contexts. */
 431
 432         struct intel_uncore_funcs funcs;
 433
 434         unsigned fifo_count;
 435         unsigned forcewake_count;
 436
 437         struct delayed_work force_wake_work;
 438 };
 439
 440 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 441         func(is_mobile) sep \
 442         func(is_i85x) sep \
 443         func(is_i915g) sep \
 444         func(is_i945gm) sep \
 445         func(is_g33) sep \
 446         func(need_gfx_hws) sep \
 447         func(is_g4x) sep \
 448         func(is_pineview) sep \
 449         func(is_broadwater) sep \
 450         func(is_crestline) sep \
 451         func(is_ivybridge) sep \
 452         func(is_valleyview) sep \
 453         func(is_haswell) sep \
 454         func(is_preliminary) sep \
 455         func(has_fbc) sep \
 456         func(has_pipe_cxsr) sep \
 457         func(has_hotplug) sep \
 458         func(cursor_needs_physical) sep \
 459         func(has_overlay) sep \
 460         func(overlay_needs_physical) sep \
 461         func(supports_tv) sep \
 462         func(has_llc) sep \
 463         func(has_ddi) sep \
 464         func(has_fpga_dbg)
 465
 466 #define DEFINE_FLAG(name) u8 name:1
 467 #define SEP_SEMICOLON ;
 468
 469 struct intel_device_info {
 470         u32 display_mmio_offset;
 471         u8 num_pipes:3;
 472         u8 gen;
 473         u8 ring_mask; /* Rings supported by the HW */
 474         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 475 };
 476
 477 #undef DEFINE_FLAG
 478 #undef SEP_SEMICOLON
 479
 480 enum i915_cache_level {
 481         I915_CACHE_NONE = 0,
 482         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 483         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 484                               caches, eg sampler/render caches, and the
 485                               large Last-Level-Cache. LLC is coherent with
 486                               the CPU, but L3 is only visible to the GPU. */
 487         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 488 };
 489
 490 typedef uint32_t gen6_gtt_pte_t;
 491
 492 struct i915_address_space {
 493         struct drm_mm mm;
 494         struct drm_device *dev;
 495         struct list_head global_link;
 496         unsigned long start;            /* Start offset always 0 for dri2 */
 497         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 498
 499         struct {
 500                 dma_addr_t addr;
 501                 struct page *page;
 502         } scratch;
 503
 504         /**
 505          * List of objects currently involved in rendering.
 506          *
 507          * Includes buffers having the contents of their GPU caches
 508          * flushed, not necessarily primitives.  last_rendering_seqno
 509          * represents when the rendering involved will be completed.
 510          *
 511          * A reference is held on the buffer while on this list.
 512          */
 513         struct list_head active_list;
 514
 515         /**
 516          * LRU list of objects which are not in the ringbuffer and
 517          * are ready to unbind, but are still in the GTT.
 518          *
 519          * last_rendering_seqno is 0 while an object is in this list.
 520          *
 521          * A reference is not held on the buffer while on this list,
 522          * as merely being GTT-bound shouldn't prevent its being
 523          * freed, and we'll pull it off the list in the free path.
 524          */
 525         struct list_head inactive_list;
 526
 527         /* FIXME: Need a more generic return type */
 528         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 529                                      enum i915_cache_level level,
 530                                      bool valid); /* Create a valid PTE */
 531         void (*clear_range)(struct i915_address_space *vm,
 532                             unsigned int first_entry,
 533                             unsigned int num_entries,
 534                             bool use_scratch);
 535         void (*insert_entries)(struct i915_address_space *vm,
 536                                struct sg_table *st,
 537                                unsigned int first_entry,
 538                                enum i915_cache_level cache_level);
 539         void (*cleanup)(struct i915_address_space *vm);
 540 };
 541
 542 /* The Graphics Translation Table is the way in which GEN hardware translates a
 543  * Graphics Virtual Address into a Physical Address. In addition to the normal
 544  * collateral associated with any va->pa translations GEN hardware also has a
 545  * portion of the GTT which can be mapped by the CPU and remain both coherent
 546  * and correct (in cases like swizzling). That region is referred to as GMADR in
 547  * the spec.
 548  */
 549 struct i915_gtt {
 550         struct i915_address_space base;
 551         size_t stolen_size;             /* Total size of stolen memory */
 552
 553         unsigned long mappable_end;     /* End offset that we can CPU map */
 554         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 555         phys_addr_t mappable_base;      /* PA of our GMADR */
 556
 557         /** "Graphics Stolen Memory" holds the global PTEs */
 558         void __iomem *gsm;
 559
 560         bool do_idle_maps;
 561
 562         int mtrr;
 563
 564         /* global gtt ops */
 565         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 566                           size_t *stolen, phys_addr_t *mappable_base,
 567                           unsigned long *mappable_end);
 568 };
 569 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 570
 571 struct i915_hw_ppgtt {
 572         struct i915_address_space base;
 573         unsigned num_pd_entries;
 574         struct page **pt_pages;
 575         uint32_t pd_offset;
 576         dma_addr_t *pt_dma_addr;
 577
 578         int (*enable)(struct drm_device *dev);
 579 };
 580
 581 /**
 582  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 583  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 584  * object into/from the address space.
 585  *
 586  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 587  * will always be <= an objects lifetime. So object refcounting should cover us.
 588  */
 589 struct i915_vma {
 590         struct drm_mm_node node;
 591         struct drm_i915_gem_object *obj;
 592         struct i915_address_space *vm;
 593
 594         /** This object's place on the active/inactive lists */
 595         struct list_head mm_list;
 596
 597         struct list_head vma_link; /* Link in the object's VMA list */
 598
 599         /** This vma's place in the batchbuffer or on the eviction list */
 600         struct list_head exec_list;
 601
 602         /**
 603          * Used for performing relocations during execbuffer insertion.
 604          */
 605         struct hlist_node exec_node;
 606         unsigned long exec_handle;
 607         struct drm_i915_gem_exec_object2 *exec_entry;
 608
 609 };
 610
 611 struct i915_ctx_hang_stats {
 612         /* This context had batch pending when hang was declared */
 613         unsigned batch_pending;
 614
 615         /* This context had batch active when hang was declared */
 616         unsigned batch_active;
 617
 618         /* Time when this context was last blamed for a GPU reset */
 619         unsigned long guilty_ts;
 620
 621         /* This context is banned to submit more work */
 622         bool banned;
 623 };
 624
 625 /* This must match up with the value previously used for execbuf2.rsvd1. */
 626 #define DEFAULT_CONTEXT_ID 0
 627 struct i915_hw_context {
 628         struct kref ref;
 629         int id;
 630         bool is_initialized;
 631         uint8_t remap_slice;
 632         struct drm_i915_file_private *file_priv;
 633         struct intel_ring_buffer *ring;
 634         struct drm_i915_gem_object *obj;
 635         struct i915_ctx_hang_stats hang_stats;
 636
 637         struct list_head link;
 638 };
 639
 640 struct i915_fbc {
 641         unsigned long size;
 642         unsigned int fb_id;
 643         enum plane plane;
 644         int y;
 645
 646         struct drm_mm_node *compressed_fb;
 647         struct drm_mm_node *compressed_llb;
 648
 649         struct intel_fbc_work {
 650                 struct delayed_work work;
 651                 struct drm_crtc *crtc;
 652                 struct drm_framebuffer *fb;
 653                 int interval;
 654         } *fbc_work;
 655
 656         enum no_fbc_reason {
 657                 FBC_OK, /* FBC is enabled */
 658                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 659                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 660                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 661                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 662                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 663                 FBC_BAD_PLANE, /* fbc not supported on plane */
 664                 FBC_NOT_TILED, /* buffer not tiled */
 665                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 666                 FBC_MODULE_PARAM,
 667                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 668         } no_fbc_reason;
 669 };
 670
 671 struct i915_psr {
 672         bool sink_support;
 673         bool source_ok;
 674 };
 675
 676 enum intel_pch {
 677         PCH_NONE = 0,   /* No PCH present */
 678         PCH_IBX,        /* Ibexpeak PCH */
 679         PCH_CPT,        /* Cougarpoint PCH */
 680         PCH_LPT,        /* Lynxpoint PCH */
 681         PCH_NOP,
 682 };
 683
 684 enum intel_sbi_destination {
 685         SBI_ICLK,
 686         SBI_MPHY,
 687 };
 688
 689 #define QUIRK_PIPEA_FORCE (1<<0)
 690 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 691 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 692 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 693
 694 struct intel_fbdev;
 695 struct intel_fbc_work;
 696
 697 struct intel_gmbus {
 698         struct i2c_adapter adapter;
 699         u32 force_bit;
 700         u32 reg0;
 701         u32 gpio_reg;
 702         struct i2c_algo_bit_data bit_algo;
 703         struct drm_i915_private *dev_priv;
 704 };
 705
 706 struct i915_suspend_saved_registers {
 707         u8 saveLBB;
 708         u32 saveDSPACNTR;
 709         u32 saveDSPBCNTR;
 710         u32 saveDSPARB;
 711         u32 savePIPEACONF;
 712         u32 savePIPEBCONF;
 713         u32 savePIPEASRC;
 714         u32 savePIPEBSRC;
 715         u32 saveFPA0;
 716         u32 saveFPA1;
 717         u32 saveDPLL_A;
 718         u32 saveDPLL_A_MD;
 719         u32 saveHTOTAL_A;
 720         u32 saveHBLANK_A;
 721         u32 saveHSYNC_A;
 722         u32 saveVTOTAL_A;
 723         u32 saveVBLANK_A;
 724         u32 saveVSYNC_A;
 725         u32 saveBCLRPAT_A;
 726         u32 saveTRANSACONF;
 727         u32 saveTRANS_HTOTAL_A;
 728         u32 saveTRANS_HBLANK_A;
 729         u32 saveTRANS_HSYNC_A;
 730         u32 saveTRANS_VTOTAL_A;
 731         u32 saveTRANS_VBLANK_A;
 732         u32 saveTRANS_VSYNC_A;
 733         u32 savePIPEASTAT;
 734         u32 saveDSPASTRIDE;
 735         u32 saveDSPASIZE;
 736         u32 saveDSPAPOS;
 737         u32 saveDSPAADDR;
 738         u32 saveDSPASURF;
 739         u32 saveDSPATILEOFF;
 740         u32 savePFIT_PGM_RATIOS;
 741         u32 saveBLC_HIST_CTL;
 742         u32 saveBLC_PWM_CTL;
 743         u32 saveBLC_PWM_CTL2;
 744         u32 saveBLC_CPU_PWM_CTL;
 745         u32 saveBLC_CPU_PWM_CTL2;
 746         u32 saveFPB0;
 747         u32 saveFPB1;
 748         u32 saveDPLL_B;
 749         u32 saveDPLL_B_MD;
 750         u32 saveHTOTAL_B;
 751         u32 saveHBLANK_B;
 752         u32 saveHSYNC_B;
 753         u32 saveVTOTAL_B;
 754         u32 saveVBLANK_B;
 755         u32 saveVSYNC_B;
 756         u32 saveBCLRPAT_B;
 757         u32 saveTRANSBCONF;
 758         u32 saveTRANS_HTOTAL_B;
 759         u32 saveTRANS_HBLANK_B;
 760         u32 saveTRANS_HSYNC_B;
 761         u32 saveTRANS_VTOTAL_B;
 762         u32 saveTRANS_VBLANK_B;
 763         u32 saveTRANS_VSYNC_B;
 764         u32 savePIPEBSTAT;
 765         u32 saveDSPBSTRIDE;
 766         u32 saveDSPBSIZE;
 767         u32 saveDSPBPOS;
 768         u32 saveDSPBADDR;
 769         u32 saveDSPBSURF;
 770         u32 saveDSPBTILEOFF;
 771         u32 saveVGA0;
 772         u32 saveVGA1;
 773         u32 saveVGA_PD;
 774         u32 saveVGACNTRL;
 775         u32 saveADPA;
 776         u32 saveLVDS;
 777         u32 savePP_ON_DELAYS;
 778         u32 savePP_OFF_DELAYS;
 779         u32 saveDVOA;
 780         u32 saveDVOB;
 781         u32 saveDVOC;
 782         u32 savePP_ON;
 783         u32 savePP_OFF;
 784         u32 savePP_CONTROL;
 785         u32 savePP_DIVISOR;
 786         u32 savePFIT_CONTROL;
 787         u32 save_palette_a[256];
 788         u32 save_palette_b[256];
 789         u32 saveDPFC_CB_BASE;
 790         u32 saveFBC_CFB_BASE;
 791         u32 saveFBC_LL_BASE;
 792         u32 saveFBC_CONTROL;
 793         u32 saveFBC_CONTROL2;
 794         u32 saveIER;
 795         u32 saveIIR;
 796         u32 saveIMR;
 797         u32 saveDEIER;
 798         u32 saveDEIMR;
 799         u32 saveGTIER;
 800         u32 saveGTIMR;
 801         u32 saveFDI_RXA_IMR;
 802         u32 saveFDI_RXB_IMR;
 803         u32 saveCACHE_MODE_0;
 804         u32 saveMI_ARB_STATE;
 805         u32 saveSWF0[16];
 806         u32 saveSWF1[16];
 807         u32 saveSWF2[3];
 808         u8 saveMSR;
 809         u8 saveSR[8];
 810         u8 saveGR[25];
 811         u8 saveAR_INDEX;
 812         u8 saveAR[21];
 813         u8 saveDACMASK;
 814         u8 saveCR[37];
 815         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 816         u32 saveCURACNTR;
 817         u32 saveCURAPOS;
 818         u32 saveCURABASE;
 819         u32 saveCURBCNTR;
 820         u32 saveCURBPOS;
 821         u32 saveCURBBASE;
 822         u32 saveCURSIZE;
 823         u32 saveDP_B;
 824         u32 saveDP_C;
 825         u32 saveDP_D;
 826         u32 savePIPEA_GMCH_DATA_M;
 827         u32 savePIPEB_GMCH_DATA_M;
 828         u32 savePIPEA_GMCH_DATA_N;
 829         u32 savePIPEB_GMCH_DATA_N;
 830         u32 savePIPEA_DP_LINK_M;
 831         u32 savePIPEB_DP_LINK_M;
 832         u32 savePIPEA_DP_LINK_N;
 833         u32 savePIPEB_DP_LINK_N;
 834         u32 saveFDI_RXA_CTL;
 835         u32 saveFDI_TXA_CTL;
 836         u32 saveFDI_RXB_CTL;
 837         u32 saveFDI_TXB_CTL;
 838         u32 savePFA_CTL_1;
 839         u32 savePFB_CTL_1;
 840         u32 savePFA_WIN_SZ;
 841         u32 savePFB_WIN_SZ;
 842         u32 savePFA_WIN_POS;
 843         u32 savePFB_WIN_POS;
 844         u32 savePCH_DREF_CONTROL;
 845         u32 saveDISP_ARB_CTL;
 846         u32 savePIPEA_DATA_M1;
 847         u32 savePIPEA_DATA_N1;
 848         u32 savePIPEA_LINK_M1;
 849         u32 savePIPEA_LINK_N1;
 850         u32 savePIPEB_DATA_M1;
 851         u32 savePIPEB_DATA_N1;
 852         u32 savePIPEB_LINK_M1;
 853         u32 savePIPEB_LINK_N1;
 854         u32 saveMCHBAR_RENDER_STANDBY;
 855         u32 savePCH_PORT_HOTPLUG;
 856 };
 857
 858 struct intel_gen6_power_mgmt {
 859         /* work and pm_iir are protected by dev_priv->irq_lock */
 860         struct work_struct work;
 861         u32 pm_iir;
 862
 863         /* The below variables an all the rps hw state are protected by
 864          * dev->struct mutext. */
 865         u8 cur_delay;
 866         u8 min_delay;
 867         u8 max_delay;
 868         u8 rpe_delay;
 869         u8 rp1_delay;
 870         u8 rp0_delay;
 871         u8 hw_max;
 872
 873         int last_adj;
 874         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 875
 876         bool enabled;
 877         struct delayed_work delayed_resume_work;
 878
 879         /*
 880          * Protects RPS/RC6 register access and PCU communication.
 881          * Must be taken after struct_mutex if nested.
 882          */
 883         struct mutex hw_lock;
 884 };
 885
 886 /* defined intel_pm.c */
 887 extern spinlock_t mchdev_lock;
 888
 889 struct intel_ilk_power_mgmt {
 890         u8 cur_delay;
 891         u8 min_delay;
 892         u8 max_delay;
 893         u8 fmax;
 894         u8 fstart;
 895
 896         u64 last_count1;
 897         unsigned long last_time1;
 898         unsigned long chipset_power;
 899         u64 last_count2;
 900         struct timespec last_time2;
 901         unsigned long gfx_power;
 902         u8 corr;
 903
 904         int c_m;
 905         int r_t;
 906
 907         struct drm_i915_gem_object *pwrctx;
 908         struct drm_i915_gem_object *renderctx;
 909 };
 910
 911 /* Power well structure for haswell */
 912 struct i915_power_well {
 913         struct drm_device *device;
 914         struct mutex lock;
 915         /* power well enable/disable usage count */
 916         int count;
 917         int i915_request;
 918 };
 919
 920 struct i915_dri1_state {
 921         unsigned allow_batchbuffer : 1;
 922         u32 __iomem *gfx_hws_cpu_addr;
 923
 924         unsigned int cpp;
 925         int back_offset;
 926         int front_offset;
 927         int current_page;
 928         int page_flipping;
 929
 930         uint32_t counter;
 931 };
 932
 933 struct i915_ums_state {
 934         /**
 935          * Flag if the X Server, and thus DRM, is not currently in
 936          * control of the device.
 937          *
 938          * This is set between LeaveVT and EnterVT.  It needs to be
 939          * replaced with a semaphore.  It also needs to be
 940          * transitioned away from for kernel modesetting.
 941          */
 942         int mm_suspended;
 943 };
 944
 945 #define MAX_L3_SLICES 2
 946 struct intel_l3_parity {
 947         u32 *remap_info[MAX_L3_SLICES];
 948         struct work_struct error_work;
 949         int which_slice;
 950 };
 951
 952 struct i915_gem_mm {
 953         /** Memory allocator for GTT stolen memory */
 954         struct drm_mm stolen;
 955         /** List of all objects in gtt_space. Used to restore gtt
 956          * mappings on resume */
 957         struct list_head bound_list;
 958         /**
 959          * List of objects which are not bound to the GTT (thus
 960          * are idle and not used by the GPU) but still have
 961          * (presumably uncached) pages still attached.
 962          */
 963         struct list_head unbound_list;
 964
 965         /** Usable portion of the GTT for GEM */
 966         unsigned long stolen_base; /* limited to low memory (32-bit) */
 967
 968         /** PPGTT used for aliasing the PPGTT with the GTT */
 969         struct i915_hw_ppgtt *aliasing_ppgtt;
 970
 971         struct shrinker inactive_shrinker;
 972         bool shrinker_no_lock_stealing;
 973
 974         /** LRU list of objects with fence regs on them. */
 975         struct list_head fence_list;
 976
 977         /**
 978          * We leave the user IRQ off as much as possible,
 979          * but this means that requests will finish and never
 980          * be retired once the system goes idle. Set a timer to
 981          * fire periodically while the ring is running. When it
 982          * fires, go retire requests.
 983          */
 984         struct delayed_work retire_work;
 985
 986         /**
 987          * When we detect an idle GPU, we want to turn on
 988          * powersaving features. So once we see that there
 989          * are no more requests outstanding and no more
 990          * arrive within a small period of time, we fire
 991          * off the idle_work.
 992          */
 993         struct delayed_work idle_work;
 994
 995         /**
 996          * Are we in a non-interruptible section of code like
 997          * modesetting?
 998          */
 999         bool interruptible;
1000
1001         /** Bit 6 swizzling required for X tiling */
1002         uint32_t bit_6_swizzle_x;
1003         /** Bit 6 swizzling required for Y tiling */
1004         uint32_t bit_6_swizzle_y;
1005
1006         /* storage for physical objects */
1007         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
1008
1009         /* accounting, useful for userland debugging */
1010         spinlock_t object_stat_lock;
1011         size_t object_memory;
1012         u32 object_count;
1013 };
1014
1015 struct drm_i915_error_state_buf {
1016         unsigned bytes;
1017         unsigned size;
1018         int err;
1019         u8 *buf;
1020         loff_t start;
1021         loff_t pos;
1022 };
1023
1024 struct i915_error_state_file_priv {
1025         struct drm_device *dev;
1026         struct drm_i915_error_state *error;
1027 };
1028
1029 struct i915_gpu_error {
1030         /* For hangcheck timer */
1031 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1032 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1033         /* Hang gpu twice in this window and your context gets banned */
1034 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1035
1036         struct timer_list hangcheck_timer;
1037
1038         /* For reset and error_state handling. */
1039         spinlock_t lock;
1040         /* Protected by the above dev->gpu_error.lock. */
1041         struct drm_i915_error_state *first_error;
1042         struct work_struct work;
1043
1044
1045         unsigned long missed_irq_rings;
1046
1047         /**
1048          * State variable and reset counter controlling the reset flow
1049          *
1050          * Upper bits are for the reset counter.  This counter is used by the
1051          * wait_seqno code to race-free noticed that a reset event happened and
1052          * that it needs to restart the entire ioctl (since most likely the
1053          * seqno it waited for won't ever signal anytime soon).
1054          *
1055          * This is important for lock-free wait paths, where no contended lock
1056          * naturally enforces the correct ordering between the bail-out of the
1057          * waiter and the gpu reset work code.
1058          *
1059          * Lowest bit controls the reset state machine: Set means a reset is in
1060          * progress. This state will (presuming we don't have any bugs) decay
1061          * into either unset (successful reset) or the special WEDGED value (hw
1062          * terminally sour). All waiters on the reset_queue will be woken when
1063          * that happens.
1064          */
1065         atomic_t reset_counter;
1066
1067         /**
1068          * Special values/flags for reset_counter
1069          *
1070          * Note that the code relies on
1071          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1072          * being true.
1073          */
1074 #define I915_RESET_IN_PROGRESS_FLAG     1
1075 #define I915_WEDGED                     0xffffffff
1076
1077         /**
1078          * Waitqueue to signal when the reset has completed. Used by clients
1079          * that wait for dev_priv->mm.wedged to settle.
1080          */
1081         wait_queue_head_t reset_queue;
1082
1083         /* For gpu hang simulation. */
1084         unsigned int stop_rings;
1085
1086         /* For missed irq/seqno simulation. */
1087         unsigned int test_irq_rings;
1088 };
1089
1090 enum modeset_restore {
1091         MODESET_ON_LID_OPEN,
1092         MODESET_DONE,
1093         MODESET_SUSPENDED,
1094 };
1095
1096 struct ddi_vbt_port_info {
1097         uint8_t hdmi_level_shift;
1098
1099         uint8_t supports_dvi:1;
1100         uint8_t supports_hdmi:1;
1101         uint8_t supports_dp:1;
1102 };
1103
1104 struct intel_vbt_data {
1105         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1106         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1107
1108         /* Feature bits */
1109         unsigned int int_tv_support:1;
1110         unsigned int lvds_dither:1;
1111         unsigned int lvds_vbt:1;
1112         unsigned int int_crt_support:1;
1113         unsigned int lvds_use_ssc:1;
1114         unsigned int display_clock_mode:1;
1115         unsigned int fdi_rx_polarity_inverted:1;
1116         int lvds_ssc_freq;
1117         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1118
1119         /* eDP */
1120         int edp_rate;
1121         int edp_lanes;
1122         int edp_preemphasis;
1123         int edp_vswing;
1124         bool edp_initialized;
1125         bool edp_support;
1126         int edp_bpp;
1127         struct edp_power_seq edp_pps;
1128
1129         /* MIPI DSI */
1130         struct {
1131                 u16 panel_id;
1132         } dsi;
1133
1134         int crt_ddc_pin;
1135
1136         int child_dev_num;
1137         union child_device_config *child_dev;
1138
1139         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1140 };
1141
1142 enum intel_ddb_partitioning {
1143         INTEL_DDB_PART_1_2,
1144         INTEL_DDB_PART_5_6, /* IVB+ */
1145 };
1146
1147 struct intel_wm_level {
1148         bool enable;
1149         uint32_t pri_val;
1150         uint32_t spr_val;
1151         uint32_t cur_val;
1152         uint32_t fbc_val;
1153 };
1154
1155 struct hsw_wm_values {
1156         uint32_t wm_pipe[3];
1157         uint32_t wm_lp[3];
1158         uint32_t wm_lp_spr[3];
1159         uint32_t wm_linetime[3];
1160         bool enable_fbc_wm;
1161         enum intel_ddb_partitioning partitioning;
1162 };
1163
1164 /*
1165  * This struct tracks the state needed for the Package C8+ feature.
1166  *
1167  * Package states C8 and deeper are really deep PC states that can only be
1168  * reached when all the devices on the system allow it, so even if the graphics
1169  * device allows PC8+, it doesn't mean the system will actually get to these
1170  * states.
1171  *
1172  * Our driver only allows PC8+ when all the outputs are disabled, the power well
1173  * is disabled and the GPU is idle. When these conditions are met, we manually
1174  * do the other conditions: disable the interrupts, clocks and switch LCPLL
1175  * refclk to Fclk.
1176  *
1177  * When we really reach PC8 or deeper states (not just when we allow it) we lose
1178  * the state of some registers, so when we come back from PC8+ we need to
1179  * restore this state. We don't get into PC8+ if we're not in RC6, so we don't
1180  * need to take care of the registers kept by RC6.
1181  *
1182  * The interrupt disabling is part of the requirements. We can only leave the
1183  * PCH HPD interrupts enabled. If we're in PC8+ and we get another interrupt we
1184  * can lock the machine.
1185  *
1186  * Ideally every piece of our code that needs PC8+ disabled would call
1187  * hsw_disable_package_c8, which would increment disable_count and prevent the
1188  * system from reaching PC8+. But we don't have a symmetric way to do this for
1189  * everything, so we have the requirements_met and gpu_idle variables. When we
1190  * switch requirements_met or gpu_idle to true we decrease disable_count, and
1191  * increase it in the opposite case. The requirements_met variable is true when
1192  * all the CRTCs, encoders and the power well are disabled. The gpu_idle
1193  * variable is true when the GPU is idle.
1194  *
1195  * In addition to everything, we only actually enable PC8+ if disable_count
1196  * stays at zero for at least some seconds. This is implemented with the
1197  * enable_work variable. We do this so we don't enable/disable PC8 dozens of
1198  * consecutive times when all screens are disabled and some background app
1199  * queries the state of our connectors, or we have some application constantly
1200  * waking up to use the GPU. Only after the enable_work function actually
1201  * enables PC8+ the "enable" variable will become true, which means that it can
1202  * be false even if disable_count is 0.
1203  *
1204  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1205  * goes back to false exactly before we reenable the IRQs. We use this variable
1206  * to check if someone is trying to enable/disable IRQs while they're supposed
1207  * to be disabled. This shouldn't happen and we'll print some error messages in
1208  * case it happens, but if it actually happens we'll also update the variables
1209  * inside struct regsave so when we restore the IRQs they will contain the
1210  * latest expected values.
1211  *
1212  * For more, read "Display Sequences for Package C8" on our documentation.
1213  */
1214 struct i915_package_c8 {
1215         bool requirements_met;
1216         bool gpu_idle;
1217         bool irqs_disabled;
1218         /* Only true after the delayed work task actually enables it. */
1219         bool enabled;
1220         int disable_count;
1221         struct mutex lock;
1222         struct delayed_work enable_work;
1223
1224         struct {
1225                 uint32_t deimr;
1226                 uint32_t sdeimr;
1227                 uint32_t gtimr;
1228                 uint32_t gtier;
1229                 uint32_t gen6_pmimr;
1230         } regsave;
1231 };
1232
1233 enum intel_pipe_crc_source {
1234         INTEL_PIPE_CRC_SOURCE_NONE,
1235         INTEL_PIPE_CRC_SOURCE_PLANE1,
1236         INTEL_PIPE_CRC_SOURCE_PLANE2,
1237         INTEL_PIPE_CRC_SOURCE_PF,
1238         INTEL_PIPE_CRC_SOURCE_PIPE,
1239         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1240         INTEL_PIPE_CRC_SOURCE_TV,
1241         INTEL_PIPE_CRC_SOURCE_DP_B,
1242         INTEL_PIPE_CRC_SOURCE_DP_C,
1243         INTEL_PIPE_CRC_SOURCE_DP_D,
1244         INTEL_PIPE_CRC_SOURCE_MAX,
1245 };
1246
1247 struct intel_pipe_crc_entry {
1248         uint32_t frame;
1249         uint32_t crc[5];
1250 };
1251
1252 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1253 struct intel_pipe_crc {
1254         spinlock_t lock;
1255         bool opened;            /* exclusive access to the result file */
1256         struct intel_pipe_crc_entry *entries;
1257         enum intel_pipe_crc_source source;
1258         int head, tail;
1259         wait_queue_head_t wq;
1260 };
1261
1262 typedef struct drm_i915_private {
1263         struct drm_device *dev;
1264         struct kmem_cache *slab;
1265
1266         const struct intel_device_info *info;
1267
1268         int relative_constants_mode;
1269
1270         void __iomem *regs;
1271
1272         struct intel_uncore uncore;
1273
1274         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1275
1276
1277         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1278          * controller on different i2c buses. */
1279         struct mutex gmbus_mutex;
1280
1281         /**
1282          * Base address of the gmbus and gpio block.
1283          */
1284         uint32_t gpio_mmio_base;
1285
1286         wait_queue_head_t gmbus_wait_queue;
1287
1288         struct pci_dev *bridge_dev;
1289         struct intel_ring_buffer ring[I915_NUM_RINGS];
1290         uint32_t last_seqno, next_seqno;
1291
1292         drm_dma_handle_t *status_page_dmah;
1293         struct resource mch_res;
1294
1295         atomic_t irq_received;
1296
1297         /* protects the irq masks */
1298         spinlock_t irq_lock;
1299
1300         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1301         struct pm_qos_request pm_qos;
1302
1303         /* DPIO indirect register protection */
1304         struct mutex dpio_lock;
1305
1306         /** Cached value of IMR to avoid reads in updating the bitfield */
1307         u32 irq_mask;
1308         u32 gt_irq_mask;
1309         u32 pm_irq_mask;
1310
1311         struct work_struct hotplug_work;
1312         bool enable_hotplug_processing;
1313         struct {
1314                 unsigned long hpd_last_jiffies;
1315                 int hpd_cnt;
1316                 enum {
1317                         HPD_ENABLED = 0,
1318                         HPD_DISABLED = 1,
1319                         HPD_MARK_DISABLED = 2
1320                 } hpd_mark;
1321         } hpd_stats[HPD_NUM_PINS];
1322         u32 hpd_event_bits;
1323         struct timer_list hotplug_reenable_timer;
1324
1325         int num_plane;
1326
1327         struct i915_fbc fbc;
1328         struct intel_opregion opregion;
1329         struct intel_vbt_data vbt;
1330
1331         /* overlay */
1332         struct intel_overlay *overlay;
1333         unsigned int sprite_scaling_enabled;
1334
1335         /* backlight */
1336         struct {
1337                 int level;
1338                 bool enabled;
1339                 spinlock_t lock; /* bl registers and the above bl fields */
1340                 struct backlight_device *device;
1341         } backlight;
1342
1343         /* LVDS info */
1344         bool no_aux_handshake;
1345
1346         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1347         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1348         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1349
1350         unsigned int fsb_freq, mem_freq, is_ddr3;
1351
1352         /**
1353          * wq - Driver workqueue for GEM.
1354          *
1355          * NOTE: Work items scheduled here are not allowed to grab any modeset
1356          * locks, for otherwise the flushing done in the pageflip code will
1357          * result in deadlocks.
1358          */
1359         struct workqueue_struct *wq;
1360
1361         /* Display functions */
1362         struct drm_i915_display_funcs display;
1363
1364         /* PCH chipset type */
1365         enum intel_pch pch_type;
1366         unsigned short pch_id;
1367
1368         unsigned long quirks;
1369
1370         enum modeset_restore modeset_restore;
1371         struct mutex modeset_restore_lock;
1372
1373         struct list_head vm_list; /* Global list of all address spaces */
1374         struct i915_gtt gtt; /* VMA representing the global address space */
1375
1376         struct i915_gem_mm mm;
1377
1378         /* Kernel Modesetting */
1379
1380         struct sdvo_device_mapping sdvo_mappings[2];
1381
1382         struct drm_crtc *plane_to_crtc_mapping[3];
1383         struct drm_crtc *pipe_to_crtc_mapping[3];
1384         wait_queue_head_t pending_flip_queue;
1385
1386 #ifdef CONFIG_DEBUG_FS
1387         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1388 #endif
1389
1390         int num_shared_dpll;
1391         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1392         struct intel_ddi_plls ddi_plls;
1393
1394         /* Reclocking support */
1395         bool render_reclock_avail;
1396         bool lvds_downclock_avail;
1397         /* indicates the reduced downclock for LVDS*/
1398         int lvds_downclock;
1399         u16 orig_clock;
1400
1401         bool mchbar_need_disable;
1402
1403         struct intel_l3_parity l3_parity;
1404
1405         /* Cannot be determined by PCIID. You must always read a register. */
1406         size_t ellc_size;
1407
1408         /* gen6+ rps state */
1409         struct intel_gen6_power_mgmt rps;
1410
1411         /* ilk-only ips/rps state. Everything in here is protected by the global
1412          * mchdev_lock in intel_pm.c */
1413         struct intel_ilk_power_mgmt ips;
1414
1415         /* Haswell power well */
1416         struct i915_power_well power_well;
1417
1418         struct i915_psr psr;
1419
1420         struct i915_gpu_error gpu_error;
1421
1422         struct drm_i915_gem_object *vlv_pctx;
1423
1424 #ifdef CONFIG_DRM_I915_FBDEV
1425         /* list of fbdev register on this device */
1426         struct intel_fbdev *fbdev;
1427 #endif
1428
1429         /*
1430          * The console may be contended at resume, but we don't
1431          * want it to block on it.
1432          */
1433         struct work_struct console_resume_work;
1434
1435         struct drm_property *broadcast_rgb_property;
1436         struct drm_property *force_audio_property;
1437
1438         bool hw_contexts_disabled;
1439         uint32_t hw_context_size;
1440         struct list_head context_list;
1441
1442         u32 fdi_rx_config;
1443
1444         struct i915_suspend_saved_registers regfile;
1445
1446         struct {
1447                 /*
1448                  * Raw watermark latency values:
1449                  * in 0.1us units for WM0,
1450                  * in 0.5us units for WM1+.
1451                  */
1452                 /* primary */
1453                 uint16_t pri_latency[5];
1454                 /* sprite */
1455                 uint16_t spr_latency[5];
1456                 /* cursor */
1457                 uint16_t cur_latency[5];
1458
1459                 /* current hardware state */
1460                 struct hsw_wm_values hw;
1461         } wm;
1462
1463         struct i915_package_c8 pc8;
1464
1465         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1466          * here! */
1467         struct i915_dri1_state dri1;
1468         /* Old ums support infrastructure, same warning applies. */
1469         struct i915_ums_state ums;
1470 } drm_i915_private_t;
1471
1472 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1473 {
1474         return dev->dev_private;
1475 }
1476
1477 /* Iterate over initialised rings */
1478 #define for_each_ring(ring__, dev_priv__, i__) \
1479         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1480                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1481
1482 enum hdmi_force_audio {
1483         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1484         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1485         HDMI_AUDIO_AUTO,                /* trust EDID */
1486         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1487 };
1488
1489 #define I915_GTT_OFFSET_NONE ((u32)-1)
1490
1491 struct drm_i915_gem_object_ops {
1492         /* Interface between the GEM object and its backing storage.
1493          * get_pages() is called once prior to the use of the associated set
1494          * of pages before to binding them into the GTT, and put_pages() is
1495          * called after we no longer need them. As we expect there to be
1496          * associated cost with migrating pages between the backing storage
1497          * and making them available for the GPU (e.g. clflush), we may hold
1498          * onto the pages after they are no longer referenced by the GPU
1499          * in case they may be used again shortly (for example migrating the
1500          * pages to a different memory domain within the GTT). put_pages()
1501          * will therefore most likely be called when the object itself is
1502          * being released or under memory pressure (where we attempt to
1503          * reap pages for the shrinker).
1504          */
1505         int (*get_pages)(struct drm_i915_gem_object *);
1506         void (*put_pages)(struct drm_i915_gem_object *);
1507 };
1508
1509 struct drm_i915_gem_object {
1510         struct drm_gem_object base;
1511
1512         const struct drm_i915_gem_object_ops *ops;
1513
1514         /** List of VMAs backed by this object */
1515         struct list_head vma_list;
1516
1517         /** Stolen memory for this object, instead of being backed by shmem. */
1518         struct drm_mm_node *stolen;
1519         struct list_head global_list;
1520
1521         struct list_head ring_list;
1522         /** Used in execbuf to temporarily hold a ref */
1523         struct list_head obj_exec_link;
1524
1525         /**
1526          * This is set if the object is on the active lists (has pending
1527          * rendering and so a non-zero seqno), and is not set if it i s on
1528          * inactive (ready to be unbound) list.
1529          */
1530         unsigned int active:1;
1531
1532         /**
1533          * This is set if the object has been written to since last bound
1534          * to the GTT
1535          */
1536         unsigned int dirty:1;
1537
1538         /**
1539          * Fence register bits (if any) for this object.  Will be set
1540          * as needed when mapped into the GTT.
1541          * Protected by dev->struct_mutex.
1542          */
1543         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1544
1545         /**
1546          * Advice: are the backing pages purgeable?
1547          */
1548         unsigned int madv:2;
1549
1550         /**
1551          * Current tiling mode for the object.
1552          */
1553         unsigned int tiling_mode:2;
1554         /**
1555          * Whether the tiling parameters for the currently associated fence
1556          * register have changed. Note that for the purposes of tracking
1557          * tiling changes we also treat the unfenced register, the register
1558          * slot that the object occupies whilst it executes a fenced
1559          * command (such as BLT on gen2/3), as a "fence".
1560          */
1561         unsigned int fence_dirty:1;
1562
1563         /** How many users have pinned this object in GTT space. The following
1564          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1565          * (via user_pin_count), execbuffer (objects are not allowed multiple
1566          * times for the same batchbuffer), and the framebuffer code. When
1567          * switching/pageflipping, the framebuffer code has at most two buffers
1568          * pinned per crtc.
1569          *
1570          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1571          * bits with absolutely no headroom. So use 4 bits. */
1572         unsigned int pin_count:4;
1573 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1574
1575         /**
1576          * Is the object at the current location in the gtt mappable and
1577          * fenceable? Used to avoid costly recalculations.
1578          */
1579         unsigned int map_and_fenceable:1;
1580
1581         /**
1582          * Whether the current gtt mapping needs to be mappable (and isn't just
1583          * mappable by accident). Track pin and fault separate for a more
1584          * accurate mappable working set.
1585          */
1586         unsigned int fault_mappable:1;
1587         unsigned int pin_mappable:1;
1588         unsigned int pin_display:1;
1589
1590         /*
1591          * Is the GPU currently using a fence to access this buffer,
1592          */
1593         unsigned int pending_fenced_gpu_access:1;
1594         unsigned int fenced_gpu_access:1;
1595
1596         unsigned int cache_level:3;
1597
1598         unsigned int has_aliasing_ppgtt_mapping:1;
1599         unsigned int has_global_gtt_mapping:1;
1600         unsigned int has_dma_mapping:1;
1601
1602         struct sg_table *pages;
1603         int pages_pin_count;
1604
1605         /* prime dma-buf support */
1606         void *dma_buf_vmapping;
1607         int vmapping_count;
1608
1609         struct intel_ring_buffer *ring;
1610
1611         /** Breadcrumb of last rendering to the buffer. */
1612         uint32_t last_read_seqno;
1613         uint32_t last_write_seqno;
1614         /** Breadcrumb of last fenced GPU access to the buffer. */
1615         uint32_t last_fenced_seqno;
1616
1617         /** Current tiling stride for the object, if it's tiled. */
1618         uint32_t stride;
1619
1620         /** References from framebuffers, locks out tiling changes. */
1621         unsigned long framebuffer_references;
1622
1623         /** Record of address bit 17 of each page at last unbind. */
1624         unsigned long *bit_17;
1625
1626         /** User space pin count and filp owning the pin */
1627         unsigned long user_pin_count;
1628         struct drm_file *pin_filp;
1629
1630         /** for phy allocated objects */
1631         struct drm_i915_gem_phys_object *phys_obj;
1632 };
1633 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1634
1635 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1636
1637 /**
1638  * Request queue structure.
1639  *
1640  * The request queue allows us to note sequence numbers that have been emitted
1641  * and may be associated with active buffers to be retired.
1642  *
1643  * By keeping this list, we can avoid having to do questionable
1644  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1645  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1646  */
1647 struct drm_i915_gem_request {
1648         /** On Which ring this request was generated */
1649         struct intel_ring_buffer *ring;
1650
1651         /** GEM sequence number associated with this request. */
1652         uint32_t seqno;
1653
1654         /** Position in the ringbuffer of the start of the request */
1655         u32 head;
1656
1657         /** Position in the ringbuffer of the end of the request */
1658         u32 tail;
1659
1660         /** Context related to this request */
1661         struct i915_hw_context *ctx;
1662
1663         /** Batch buffer related to this request if any */
1664         struct drm_i915_gem_object *batch_obj;
1665
1666         /** Time at which this request was emitted, in jiffies. */
1667         unsigned long emitted_jiffies;
1668
1669         /** global list entry for this request */
1670         struct list_head list;
1671
1672         struct drm_i915_file_private *file_priv;
1673         /** file_priv list entry for this request */
1674         struct list_head client_list;
1675 };
1676
1677 struct drm_i915_file_private {
1678         struct drm_i915_private *dev_priv;
1679
1680         struct {
1681                 spinlock_t lock;
1682                 struct list_head request_list;
1683                 struct delayed_work idle_work;
1684         } mm;
1685         struct idr context_idr;
1686
1687         struct i915_ctx_hang_stats hang_stats;
1688         atomic_t rps_wait_boost;
1689 };
1690
1691 #define INTEL_INFO(dev) (to_i915(dev)->info)
1692
1693 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1694 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1695 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1696 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1697 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1698 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1699 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1700 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1701 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1702 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1703 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
1704 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1705 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
1706 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
1707 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1708 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1709 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
1710 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1711 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
1712                                  (dev)->pdev->device == 0x0152 || \
1713                                  (dev)->pdev->device == 0x015a)
1714 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
1715                                  (dev)->pdev->device == 0x0106 || \
1716                                  (dev)->pdev->device == 0x010A)
1717 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1718 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1719 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1720 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
1721                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
1722 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1723                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
1724 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
1725                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
1726 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
1727
1728 /*
1729  * The genX designation typically refers to the render engine, so render
1730  * capability related checks should use IS_GEN, while display and other checks
1731  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1732  * chips, etc.).
1733  */
1734 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1735 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1736 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1737 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1738 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1739 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1740
1741 #define RENDER_RING             (1<<RCS)
1742 #define BSD_RING                (1<<VCS)
1743 #define BLT_RING                (1<<BCS)
1744 #define VEBOX_RING              (1<<VECS)
1745 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
1746 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
1747 #define HAS_VEBOX(dev)            (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
1748 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1749 #define HAS_WT(dev)            (IS_HASWELL(dev) && to_i915(dev)->ellc_size)
1750 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1751
1752 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1753 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1754
1755 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1756 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1757
1758 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1759 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1760
1761 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1762  * rows, which changed the alignment requirements and fence programming.
1763  */
1764 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1765                                                       IS_I915GM(dev)))
1766 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1767 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1768 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1769 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1770 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1771
1772 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1773 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1774 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1775
1776 #define HAS_IPS(dev)            (IS_ULT(dev))
1777
1778 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1779 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1780 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1781 #define HAS_PSR(dev)            (IS_HASWELL(dev))
1782
1783 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1784 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1785 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1786 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1787 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1788 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1789
1790 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1791 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1792 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1793 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1794 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1795 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1796
1797 /* DPF == dynamic parity feature */
1798 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1799 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
1800
1801 #define GT_FREQUENCY_MULTIPLIER 50
1802
1803 #include "i915_trace.h"
1804
1805 extern const struct drm_ioctl_desc i915_ioctls[];
1806 extern int i915_max_ioctl;
1807 extern unsigned int i915_fbpercrtc __always_unused;
1808 extern int i915_panel_ignore_lid __read_mostly;
1809 extern unsigned int i915_powersave __read_mostly;
1810 extern int i915_semaphores __read_mostly;
1811 extern unsigned int i915_lvds_downclock __read_mostly;
1812 extern int i915_lvds_channel_mode __read_mostly;
1813 extern int i915_panel_use_ssc __read_mostly;
1814 extern int i915_vbt_sdvo_panel_type __read_mostly;
1815 extern int i915_enable_rc6 __read_mostly;
1816 extern int i915_enable_fbc __read_mostly;
1817 extern bool i915_enable_hangcheck __read_mostly;
1818 extern int i915_enable_ppgtt __read_mostly;
1819 extern int i915_enable_psr __read_mostly;
1820 extern unsigned int i915_preliminary_hw_support __read_mostly;
1821 extern int i915_disable_power_well __read_mostly;
1822 extern int i915_enable_ips __read_mostly;
1823 extern bool i915_fastboot __read_mostly;
1824 extern int i915_enable_pc8 __read_mostly;
1825 extern int i915_pc8_timeout __read_mostly;
1826 extern bool i915_prefault_disable __read_mostly;
1827
1828 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1829 extern int i915_resume(struct drm_device *dev);
1830 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1831 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1832
1833                                 /* i915_dma.c */
1834 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1835 extern void i915_kernel_lost_context(struct drm_device * dev);
1836 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1837 extern int i915_driver_unload(struct drm_device *);
1838 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1839 extern void i915_driver_lastclose(struct drm_device * dev);
1840 extern void i915_driver_preclose(struct drm_device *dev,
1841                                  struct drm_file *file_priv);
1842 extern void i915_driver_postclose(struct drm_device *dev,
1843                                   struct drm_file *file_priv);
1844 extern int i915_driver_device_is_agp(struct drm_device * dev);
1845 #ifdef CONFIG_COMPAT
1846 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1847                               unsigned long arg);
1848 #endif
1849 extern int i915_emit_box(struct drm_device *dev,
1850                          struct drm_clip_rect *box,
1851                          int DR1, int DR4);
1852 extern int intel_gpu_reset(struct drm_device *dev);
1853 extern int i915_reset(struct drm_device *dev);
1854 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1855 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1856 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1857 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1858
1859 extern void intel_console_resume(struct work_struct *work);
1860
1861 /* i915_irq.c */
1862 void i915_queue_hangcheck(struct drm_device *dev);
1863 void i915_handle_error(struct drm_device *dev, bool wedged);
1864
1865 extern void intel_irq_init(struct drm_device *dev);
1866 extern void intel_pm_init(struct drm_device *dev);
1867 extern void intel_hpd_init(struct drm_device *dev);
1868 extern void intel_pm_init(struct drm_device *dev);
1869
1870 extern void intel_uncore_sanitize(struct drm_device *dev);
1871 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1872 extern void intel_uncore_init(struct drm_device *dev);
1873 extern void intel_uncore_clear_errors(struct drm_device *dev);
1874 extern void intel_uncore_check_errors(struct drm_device *dev);
1875 extern void intel_uncore_fini(struct drm_device *dev);
1876
1877 void
1878 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1879
1880 void
1881 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1882
1883 /* i915_gem.c */
1884 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1885                         struct drm_file *file_priv);
1886 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1887                           struct drm_file *file_priv);
1888 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1889                          struct drm_file *file_priv);
1890 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1891                           struct drm_file *file_priv);
1892 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1893                         struct drm_file *file_priv);
1894 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1895                         struct drm_file *file_priv);
1896 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1897                               struct drm_file *file_priv);
1898 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1899                              struct drm_file *file_priv);
1900 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1901                         struct drm_file *file_priv);
1902 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1903                          struct drm_file *file_priv);
1904 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1905                        struct drm_file *file_priv);
1906 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1907                          struct drm_file *file_priv);
1908 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1909                         struct drm_file *file_priv);
1910 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1911                                struct drm_file *file);
1912 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1913                                struct drm_file *file);
1914 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1915                             struct drm_file *file_priv);
1916 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1917                            struct drm_file *file_priv);
1918 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1919                            struct drm_file *file_priv);
1920 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1921                            struct drm_file *file_priv);
1922 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1923                         struct drm_file *file_priv);
1924 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1925                         struct drm_file *file_priv);
1926 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1927                                 struct drm_file *file_priv);
1928 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1929                         struct drm_file *file_priv);
1930 void i915_gem_load(struct drm_device *dev);
1931 void *i915_gem_object_alloc(struct drm_device *dev);
1932 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1933 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1934                          const struct drm_i915_gem_object_ops *ops);
1935 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1936                                                   size_t size);
1937 void i915_gem_free_object(struct drm_gem_object *obj);
1938 void i915_gem_vma_destroy(struct i915_vma *vma);
1939
1940 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1941                                      struct i915_address_space *vm,
1942                                      uint32_t alignment,
1943                                      bool map_and_fenceable,
1944                                      bool nonblocking);
1945 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1946 int __must_check i915_vma_unbind(struct i915_vma *vma);
1947 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1948 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1949 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1950 void i915_gem_lastclose(struct drm_device *dev);
1951
1952 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1953 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1954 {
1955         struct sg_page_iter sg_iter;
1956
1957         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1958                 return sg_page_iter_page(&sg_iter);
1959
1960         return NULL;
1961 }
1962 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1963 {
1964         BUG_ON(obj->pages == NULL);
1965         obj->pages_pin_count++;
1966 }
1967 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1968 {
1969         BUG_ON(obj->pages_pin_count == 0);
1970         obj->pages_pin_count--;
1971 }
1972
1973 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1974 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1975                          struct intel_ring_buffer *to);
1976 void i915_vma_move_to_active(struct i915_vma *vma,
1977                              struct intel_ring_buffer *ring);
1978 int i915_gem_dumb_create(struct drm_file *file_priv,
1979                          struct drm_device *dev,
1980                          struct drm_mode_create_dumb *args);
1981 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1982                       uint32_t handle, uint64_t *offset);
1983 /**
1984  * Returns true if seq1 is later than seq2.
1985  */
1986 static inline bool
1987 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1988 {
1989         return (int32_t)(seq1 - seq2) >= 0;
1990 }
1991
1992 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1993 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1994 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1995 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1996
1997 static inline bool
1998 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1999 {
2000         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2001                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2002                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
2003                 return true;
2004         } else
2005                 return false;
2006 }
2007
2008 static inline void
2009 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
2010 {
2011         if (obj->fence_reg != I915_FENCE_REG_NONE) {
2012                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2013                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
2014                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
2015         }
2016 }
2017
2018 bool i915_gem_retire_requests(struct drm_device *dev);
2019 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
2020 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2021                                       bool interruptible);
2022 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2023 {
2024         return unlikely(atomic_read(&error->reset_counter)
2025                         & I915_RESET_IN_PROGRESS_FLAG);
2026 }
2027
2028 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2029 {
2030         return atomic_read(&error->reset_counter) == I915_WEDGED;
2031 }
2032
2033 void i915_gem_reset(struct drm_device *dev);
2034 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2035 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2036 int __must_check i915_gem_init(struct drm_device *dev);
2037 int __must_check i915_gem_init_hw(struct drm_device *dev);
2038 int i915_gem_l3_remap(struct intel_ring_buffer *ring, int slice);
2039 void i915_gem_init_swizzling(struct drm_device *dev);
2040 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2041 int __must_check i915_gpu_idle(struct drm_device *dev);
2042 int __must_check i915_gem_suspend(struct drm_device *dev);
2043 int __i915_add_request(struct intel_ring_buffer *ring,
2044                        struct drm_file *file,
2045                        struct drm_i915_gem_object *batch_obj,
2046                        u32 *seqno);
2047 #define i915_add_request(ring, seqno) \
2048         __i915_add_request(ring, NULL, NULL, seqno)
2049 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
2050                                  uint32_t seqno);
2051 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2052 int __must_check
2053 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2054                                   bool write);
2055 int __must_check
2056 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2057 int __must_check
2058 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2059                                      u32 alignment,
2060                                      struct intel_ring_buffer *pipelined);
2061 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2062 int i915_gem_attach_phys_object(struct drm_device *dev,
2063                                 struct drm_i915_gem_object *obj,
2064                                 int id,
2065                                 int align);
2066 void i915_gem_detach_phys_object(struct drm_device *dev,
2067                                  struct drm_i915_gem_object *obj);
2068 void i915_gem_free_all_phys_object(struct drm_device *dev);
2069 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2070 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2071
2072 uint32_t
2073 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2074 uint32_t
2075 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2076                             int tiling_mode, bool fenced);
2077
2078 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2079                                     enum i915_cache_level cache_level);
2080
2081 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2082                                 struct dma_buf *dma_buf);
2083
2084 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2085                                 struct drm_gem_object *gem_obj, int flags);
2086
2087 void i915_gem_restore_fences(struct drm_device *dev);
2088
2089 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2090                                   struct i915_address_space *vm);
2091 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2092 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2093                         struct i915_address_space *vm);
2094 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2095                                 struct i915_address_space *vm);
2096 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2097                                      struct i915_address_space *vm);
2098 struct i915_vma *
2099 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2100                                   struct i915_address_space *vm);
2101
2102 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2103
2104 /* Some GGTT VM helpers */
2105 #define obj_to_ggtt(obj) \
2106         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2107 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2108 {
2109         struct i915_address_space *ggtt =
2110                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2111         return vm == ggtt;
2112 }
2113
2114 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2115 {
2116         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2117 }
2118
2119 static inline unsigned long
2120 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2121 {
2122         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2123 }
2124
2125 static inline unsigned long
2126 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2127 {
2128         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2129 }
2130
2131 static inline int __must_check
2132 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2133                       uint32_t alignment,
2134                       bool map_and_fenceable,
2135                       bool nonblocking)
2136 {
2137         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
2138                                    map_and_fenceable, nonblocking);
2139 }
2140
2141 /* i915_gem_context.c */
2142 void i915_gem_context_init(struct drm_device *dev);
2143 void i915_gem_context_fini(struct drm_device *dev);
2144 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2145 int i915_switch_context(struct intel_ring_buffer *ring,
2146                         struct drm_file *file, int to_id);
2147 void i915_gem_context_free(struct kref *ctx_ref);
2148 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
2149 {
2150         kref_get(&ctx->ref);
2151 }
2152
2153 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
2154 {
2155         kref_put(&ctx->ref, i915_gem_context_free);
2156 }
2157
2158 struct i915_ctx_hang_stats * __must_check
2159 i915_gem_context_get_hang_stats(struct drm_device *dev,
2160                                 struct drm_file *file,
2161                                 u32 id);
2162 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2163                                   struct drm_file *file);
2164 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2165                                    struct drm_file *file);
2166
2167 /* i915_gem_gtt.c */
2168 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
2169 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
2170                             struct drm_i915_gem_object *obj,
2171                             enum i915_cache_level cache_level);
2172 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
2173                               struct drm_i915_gem_object *obj);
2174
2175 void i915_check_and_clear_faults(struct drm_device *dev);
2176 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
2177 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
2178 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
2179 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
2180                                 enum i915_cache_level cache_level);
2181 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
2182 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
2183 void i915_gem_init_global_gtt(struct drm_device *dev);
2184 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
2185                                unsigned long mappable_end, unsigned long end);
2186 int i915_gem_gtt_init(struct drm_device *dev);
2187 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2188 {
2189         if (INTEL_INFO(dev)->gen < 6)
2190                 intel_gtt_chipset_flush();
2191 }
2192
2193
2194 /* i915_gem_evict.c */
2195 int __must_check i915_gem_evict_something(struct drm_device *dev,
2196                                           struct i915_address_space *vm,
2197                                           int min_size,
2198                                           unsigned alignment,
2199                                           unsigned cache_level,
2200                                           bool mappable,
2201                                           bool nonblock);
2202 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2203 int i915_gem_evict_everything(struct drm_device *dev);
2204
2205 /* i915_gem_stolen.c */
2206 int i915_gem_init_stolen(struct drm_device *dev);
2207 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2208 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2209 void i915_gem_cleanup_stolen(struct drm_device *dev);
2210 struct drm_i915_gem_object *
2211 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2212 struct drm_i915_gem_object *
2213 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2214                                                u32 stolen_offset,
2215                                                u32 gtt_offset,
2216                                                u32 size);
2217 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2218
2219 /* i915_gem_tiling.c */
2220 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2221 {
2222         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2223
2224         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2225                 obj->tiling_mode != I915_TILING_NONE;
2226 }
2227
2228 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2229 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2230 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2231
2232 /* i915_gem_debug.c */
2233 #if WATCH_LISTS
2234 int i915_verify_lists(struct drm_device *dev);
2235 #else
2236 #define i915_verify_lists(dev) 0
2237 #endif
2238
2239 /* i915_debugfs.c */
2240 int i915_debugfs_init(struct drm_minor *minor);
2241 void i915_debugfs_cleanup(struct drm_minor *minor);
2242 #ifdef CONFIG_DEBUG_FS
2243 void intel_display_crc_init(struct drm_device *dev);
2244 #else
2245 static inline void intel_display_crc_init(struct drm_device *dev) {}
2246 #endif
2247
2248 /* i915_gpu_error.c */
2249 __printf(2, 3)
2250 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2251 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2252                             const struct i915_error_state_file_priv *error);
2253 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2254                               size_t count, loff_t pos);
2255 static inline void i915_error_state_buf_release(
2256         struct drm_i915_error_state_buf *eb)
2257 {
2258         kfree(eb->buf);
2259 }
2260 void i915_capture_error_state(struct drm_device *dev);
2261 void i915_error_state_get(struct drm_device *dev,
2262                           struct i915_error_state_file_priv *error_priv);
2263 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2264 void i915_destroy_error_state(struct drm_device *dev);
2265
2266 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2267 const char *i915_cache_level_str(int type);
2268
2269 /* i915_suspend.c */
2270 extern int i915_save_state(struct drm_device *dev);
2271 extern int i915_restore_state(struct drm_device *dev);
2272
2273 /* i915_ums.c */
2274 void i915_save_display_reg(struct drm_device *dev);
2275 void i915_restore_display_reg(struct drm_device *dev);
2276
2277 /* i915_sysfs.c */
2278 void i915_setup_sysfs(struct drm_device *dev_priv);
2279 void i915_teardown_sysfs(struct drm_device *dev_priv);
2280
2281 /* intel_i2c.c */
2282 extern int intel_setup_gmbus(struct drm_device *dev);
2283 extern void intel_teardown_gmbus(struct drm_device *dev);
2284 static inline bool intel_gmbus_is_port_valid(unsigned port)
2285 {
2286         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2287 }
2288
2289 extern struct i2c_adapter *intel_gmbus_get_adapter(
2290                 struct drm_i915_private *dev_priv, unsigned port);
2291 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2292 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2293 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2294 {
2295         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2296 }
2297 extern void intel_i2c_reset(struct drm_device *dev);
2298
2299 /* intel_opregion.c */
2300 struct intel_encoder;
2301 extern int intel_opregion_setup(struct drm_device *dev);
2302 #ifdef CONFIG_ACPI
2303 extern void intel_opregion_init(struct drm_device *dev);
2304 extern void intel_opregion_fini(struct drm_device *dev);
2305 extern void intel_opregion_asle_intr(struct drm_device *dev);
2306 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2307                                          bool enable);
2308 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2309                                          pci_power_t state);
2310 #else
2311 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2312 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2313 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2314 static inline int
2315 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2316 {
2317         return 0;
2318 }
2319 static inline int
2320 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2321 {
2322         return 0;
2323 }
2324 #endif
2325
2326 /* intel_acpi.c */
2327 #ifdef CONFIG_ACPI
2328 extern void intel_register_dsm_handler(void);
2329 extern void intel_unregister_dsm_handler(void);
2330 #else
2331 static inline void intel_register_dsm_handler(void) { return; }
2332 static inline void intel_unregister_dsm_handler(void) { return; }
2333 #endif /* CONFIG_ACPI */
2334
2335 /* modesetting */
2336 extern void intel_modeset_init_hw(struct drm_device *dev);
2337 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2338 extern void intel_modeset_init(struct drm_device *dev);
2339 extern void intel_modeset_gem_init(struct drm_device *dev);
2340 extern void intel_modeset_cleanup(struct drm_device *dev);
2341 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2342 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2343                                          bool force_restore);
2344 extern void i915_redisable_vga(struct drm_device *dev);
2345 extern bool intel_fbc_enabled(struct drm_device *dev);
2346 extern void intel_disable_fbc(struct drm_device *dev);
2347 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2348 extern void intel_init_pch_refclk(struct drm_device *dev);
2349 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2350 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2351 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2352 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2353 extern void intel_detect_pch(struct drm_device *dev);
2354 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2355 extern int intel_enable_rc6(const struct drm_device *dev);
2356
2357 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2358 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2359                         struct drm_file *file);
2360
2361 /* overlay */
2362 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2363 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2364                                             struct intel_overlay_error_state *error);
2365
2366 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2367 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2368                                             struct drm_device *dev,
2369                                             struct intel_display_error_state *error);
2370
2371 /* On SNB platform, before reading ring registers forcewake bit
2372  * must be set to prevent GT core from power down and stale values being
2373  * returned.
2374  */
2375 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2376 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2377
2378 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2379 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2380
2381 /* intel_sideband.c */
2382 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2383 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2384 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2385 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2386 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2387 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2388 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2389 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2390 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2391 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2392 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2393 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2394 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2395 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2396                    enum intel_sbi_destination destination);
2397 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2398                      enum intel_sbi_destination destination);
2399
2400 int vlv_gpu_freq(int ddr_freq, int val);
2401 int vlv_freq_opcode(int ddr_freq, int val);
2402
2403 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2404 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2405
2406 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2407 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2408 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2409 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2410
2411 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2412 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2413 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2414 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2415
2416 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2417 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2418
2419 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2420 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2421
2422 /* "Broadcast RGB" property */
2423 #define INTEL_BROADCAST_RGB_AUTO 0
2424 #define INTEL_BROADCAST_RGB_FULL 1
2425 #define INTEL_BROADCAST_RGB_LIMITED 2
2426
2427 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2428 {
2429         if (HAS_PCH_SPLIT(dev))
2430                 return CPU_VGACNTRL;
2431         else if (IS_VALLEYVIEW(dev))
2432                 return VLV_VGACNTRL;
2433         else
2434                 return VGACNTRL;
2435 }
2436
2437 static inline void __user *to_user_ptr(u64 address)
2438 {
2439         return (void __user *)(uintptr_t)address;
2440 }
2441
2442 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2443 {
2444         unsigned long j = msecs_to_jiffies(m);
2445
2446         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2447 }
2448
2449 static inline unsigned long
2450 timespec_to_jiffies_timeout(const struct timespec *value)
2451 {
2452         unsigned long j = timespec_to_jiffies(value);
2453
2454         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2455 }
2456
2457 #endif