packages/hal/arm/mx27/var/v2_0/src/soc_diag.c

   1 /*=============================================================================
   2 //
   3 //      hal_diag.c
   4 //
   5 //      HAL diagnostic output code
   6 //
   7 //=============================================================================
   8 //####ECOSGPLCOPYRIGHTBEGIN####
   9 // -------------------------------------------
  10 // This file is part of eCos, the Embedded Configurable Operating System.
  11 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  12 //
  13 // eCos is free software; you can redistribute it and/or modify it under
  14 // the terms of the GNU General Public License as published by the Free
  15 // Software Foundation; either version 2 or (at your option) any later version.
  16 //
  17 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  18 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  19 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  20 // for more details.
  21 //
  22 // You should have received a copy of the GNU General Public License along
  23 // with eCos; if not, write to the Free Software Foundation, Inc.,
  24 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  25 //
  26 // As a special exception, if other files instantiate templates or use macros
  27 // or inline functions from this file, or you compile this file and link it
  28 // with other works to produce a work based on this file, this file does not
  29 // by itself cause the resulting work to be covered by the GNU General Public
  30 // License. However the source code for this file must still be made available
  31 // in accordance with section (3) of the GNU General Public License.
  32 //
  33 // This exception does not invalidate any other reasons why a work based on
  34 // this file might be covered by the GNU General Public License.
  35 //
  36 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  37 // at http://sources.redhat.com/ecos/ecos-license/
  38 // -------------------------------------------
  39 //####ECOSGPLCOPYRIGHTEND####
  40 //===========================================================================*/
  41
  42 #include <pkgconf/hal.h>
  43 #include <pkgconf/system.h>
  44 #include CYGBLD_HAL_PLATFORM_H
  45
  46 #include <cyg/infra/cyg_type.h>         // base types
  47 #include <cyg/infra/cyg_trac.h>         // tracing macros
  48 #include <cyg/infra/cyg_ass.h>          // assertion macros
  49
  50 #include <cyg/hal/hal_arch.h>           // basic machine info
  51 #include <cyg/hal/hal_intr.h>           // interrupt macros
  52 #include <cyg/hal/hal_io.h>             // IO macros
  53 #include <cyg/hal/hal_if.h>             // Calling interface definitions
  54 #include <cyg/hal/hal_diag.h>
  55 #include <cyg/hal/drv_api.h>            // cyg_drv_interrupt_acknowledge
  56 #include <cyg/hal/hal_misc.h>           // Helper functions
  57 #include <cyg/hal/hal_soc.h>         // Hardware definitions
  58
  59 /*
  60  * UART Control Register 0 Bit Fields.
  61  */
  62 #define EUartUCR1_ADEN      (1 << 15)           // Auto dectect interrupt
  63 #define EUartUCR1_ADBR      (1 << 14)           // Auto detect baud rate
  64 #define EUartUCR1_TRDYEN    (1 << 13)           // Transmitter ready interrupt enable
  65 #define EUartUCR1_IDEN      (1 << 12)           // Idle condition interrupt
  66 #define EUartUCR1_RRDYEN    (1 << 9)            // Recv ready interrupt enable
  67 #define EUartUCR1_RDMAEN    (1 << 8)            // Recv ready DMA enable
  68 #define EUartUCR1_IREN      (1 << 7)            // Infrared interface enable
  69 #define EUartUCR1_TXMPTYEN  (1 << 6)            // Transimitter empty interrupt enable
  70 #define EUartUCR1_RTSDEN    (1 << 5)            // RTS delta interrupt enable
  71 #define EUartUCR1_SNDBRK    (1 << 4)            // Send break
  72 #define EUartUCR1_TDMAEN    (1 << 3)            // Transmitter ready DMA enable
  73 #define EUartUCR1_DOZE      (1 << 1)            // Doze
  74 #define EUartUCR1_UARTEN    (1 << 0)            // UART enabled
  75 #define EUartUCR2_ESCI      (1 << 15)           // Escape seq interrupt enable
  76 #define EUartUCR2_IRTS      (1 << 14)           // Ignore RTS pin
  77 #define EUartUCR2_CTSC      (1 << 13)           // CTS pin control
  78 #define EUartUCR2_CTS       (1 << 12)           // Clear to send
  79 #define EUartUCR2_ESCEN     (1 << 11)           // Escape enable
  80 #define EUartUCR2_PREN      (1 << 8)            // Parity enable
  81 #define EUartUCR2_PROE      (1 << 7)            // Parity odd/even
  82 #define EUartUCR2_STPB      (1 << 6)            // Stop
  83 #define EUartUCR2_WS        (1 << 5)            // Word size
  84 #define EUartUCR2_RTSEN     (1 << 4)            // Request to send interrupt enable
  85 #define EUartUCR2_ATEN      (1 << 3)            // Aging timer enable
  86 #define EUartUCR2_TXEN      (1 << 2)            // Transmitter enabled
  87 #define EUartUCR2_RXEN      (1 << 1)            // Receiver enabled
  88 #define EUartUCR2_SRST_     (1 << 0)            // SW reset
  89 #define EUartUCR3_PARERREN  (1 << 12)           // Parity enable
  90 #define EUartUCR3_FRAERREN  (1 << 11)           // Frame error interrupt enable
  91 #define EUartUCR3_ADNIMP    (1 << 7)            // Autobaud detection not improved
  92 #define EUartUCR3_RXDSEN    (1 << 6)            // Receive status interrupt enable
  93 #define EUartUCR3_AIRINTEN  (1 << 5)            // Async IR wake interrupt enable
  94 #define EUartUCR3_AWAKEN    (1 << 4)            // Async wake interrupt enable
  95 #define EUartUCR3_RXDMUXSEL (1 << 2)            // RXD muxed input selected
  96 #define EUartUCR3_INVT      (1 << 1)            // Inverted Infrared transmission
  97 #define EUartUCR3_ACIEN     (1 << 0)            // Autobaud counter interrupt enable
  98 #define EUartUCR4_CTSTL_32  (32 << 10)          // CTS trigger level (32 chars)
  99 #define EUartUCR4_INVR      (1 << 9)            // Inverted infrared reception
 100 #define EUartUCR4_ENIRI     (1 << 8)            // Serial infrared interrupt enable
 101 #define EUartUCR4_WKEN      (1 << 7)            // Wake interrupt enable
 102 #define EUartUCR4_IRSC      (1 << 5)            // IR special case
 103 #define EUartUCR4_LPBYP     (1 << 4)            // Low power bypass
 104 #define EUartUCR4_TCEN      (1 << 3)            // Transmit complete interrupt enable
 105 #define EUartUCR4_BKEN      (1 << 2)            // Break condition interrupt enable
 106 #define EUartUCR4_OREN      (1 << 1)            // Receiver overrun interrupt enable
 107 #define EUartUCR4_DREN      (1 << 0)            // Recv data ready interrupt enable
 108 #define EUartUFCR_RXTL_SHF  0                   // Receiver trigger level shift
 109 #define EUartUFCR_RFDIV_1   (5 << 7)            // Reference freq divider (div 1)
 110 #define EUartUFCR_RFDIV_2   (4 << 7)            // Reference freq divider (div 2)
 111 #define EUartUFCR_RFDIV_3   (3 << 7)            // Reference freq divider (div 3)
 112 #define EUartUFCR_RFDIV_4   (2 << 7)            // Reference freq divider (div 4)
 113 #define EUartUFCR_RFDIV_5   (1 << 7)            // Reference freq divider (div 5)
 114 #define EUartUFCR_RFDIV_6   (0 << 7)            // Reference freq divider (div 6)
 115 #define EUartUFCR_RFDIV_7   (6 << 7)            // Reference freq divider (div 7)
 116 #define EUartUFCR_TXTL_SHF  10                  // Transmitter trigger level shift
 117 #define EUartUSR1_PARITYERR (1 << 15)           // Parity error interrupt flag
 118 #define EUartUSR1_RTSS      (1 << 14)           // RTS pin status
 119 #define EUartUSR1_TRDY      (1 << 13)           // Transmitter ready interrupt/dma flag
 120 #define EUartUSR1_RTSD      (1 << 12)           // RTS delta
 121 #define EUartUSR1_ESCF      (1 << 11)           // Escape seq interrupt flag
 122 #define EUartUSR1_FRAMERR   (1 << 10)           // Frame error interrupt flag
 123 #define EUartUSR1_RRDY      (1 << 9)            // Receiver ready interrupt/dma flag
 124 #define EUartUSR1_AGTIM     (1 << 8)            // Aging timeout interrupt status
 125 #define EUartUSR1_RXDS      (1 << 6)            // Receiver idle interrupt flag
 126 #define EUartUSR1_AIRINT    (1 << 5)            // Async IR wake interrupt flag
 127 #define EUartUSR1_AWAKE     (1 << 4)            // Aysnc wake interrupt flag
 128 #define EUartUSR2_ADET      (1 << 15)           // Auto baud rate detect complete
 129 #define EUartUSR2_TXFE      (1 << 14)           // Transmit buffer FIFO empty
 130 #define EUartUSR2_IDLE      (1 << 12)           // Idle condition
 131 #define EUartUSR2_ACST      (1 << 11)           // Autobaud counter stopped
 132 #define EUartUSR2_IRINT     (1 << 8)            // Serial infrared interrupt flag
 133 #define EUartUSR2_WAKE      (1 << 7)            // Wake
 134 #define EUartUSR2_RTSF      (1 << 4)            // RTS edge interrupt flag
 135 #define EUartUSR2_TXDC      (1 << 3)            // Transmitter complete
 136 #define EUartUSR2_BRCD      (1 << 2)            // Break condition
 137 #define EUartUSR2_ORE       (1 << 1)            // Overrun error
 138 #define EUartUSR2_RDR       (1 << 0)            // Recv data ready
 139 #define EUartUTS_FRCPERR    (1 << 13)           // Force parity error
 140 #define EUartUTS_LOOP       (1 << 12)           // Loop tx and rx
 141 #define EUartUTS_TXEMPTY    (1 << 6)            // TxFIFO empty
 142 #define EUartUTS_RXEMPTY    (1 << 5)            // RxFIFO empty
 143 #define EUartUTS_TXFULL     (1 << 4)            // TxFIFO full
 144 #define EUartUTS_RXFULL     (1 << 3)            // RxFIFO full
 145 #define EUartUTS_SOFTRST    (1 << 0)            // Software reset
 146
 147 #define EUartUFCR_RFDIV                        EUartUFCR_RFDIV_2
 148 //#define EUartUFCR_RFDIV                        EUartUFCR_RFDIV_4
 149
 150 #if (EUartUFCR_RFDIV==EUartUFCR_RFDIV_2)
 151 #define MXC_UART_REFFREQ                        (get_peri_clock(PER_CLK1) / 2)
 152 #endif
 153
 154 #if (EUartUFCR_RFDIV==EUartUFCR_RFDIV_4)
 155 #define MXC_UART_REFFREQ                        (get_peri_clock(PER_CLK1) / 4)
 156 #endif
 157
 158 #if 0
 159 void
 160 cyg_hal_plf_comms_init(void)
 161 {
 162     static int initialized = 0;
 163
 164     if (initialized)
 165         return;
 166
 167     initialized = 1;
 168
 169     cyg_hal_plf_serial_init();
 170 }
 171 #endif
 172
 173 //=============================================================================
 174 // MXC Serial Port (UARTx) for Debug
 175 //=============================================================================
 176 #ifdef UART_WIDTH_32
 177 struct mxc_serial {
 178     volatile cyg_uint32 urxd[16];
 179     volatile cyg_uint32 utxd[16];
 180     volatile cyg_uint32 ucr1;
 181     volatile cyg_uint32 ucr2;
 182     volatile cyg_uint32 ucr3;
 183     volatile cyg_uint32 ucr4;
 184     volatile cyg_uint32 ufcr;
 185     volatile cyg_uint32 usr1;
 186     volatile cyg_uint32 usr2;
 187     volatile cyg_uint32 uesc;
 188     volatile cyg_uint32 utim;
 189     volatile cyg_uint32 ubir;
 190     volatile cyg_uint32 ubmr;
 191     volatile cyg_uint32 ubrc;
 192     volatile cyg_uint32 onems;
 193     volatile cyg_uint32 uts;
 194 };
 195 #else
 196 struct mxc_serial {
 197     volatile cyg_uint16 urxd[1];
 198     volatile cyg_uint16 resv0[31];
 199
 200     volatile cyg_uint16 utxd[1];
 201     volatile cyg_uint16 resv1[31];
 202     volatile cyg_uint16 ucr1;
 203     volatile cyg_uint16 resv2;
 204     volatile cyg_uint16 ucr2;
 205     volatile cyg_uint16 resv3;
 206     volatile cyg_uint16 ucr3;
 207     volatile cyg_uint16 resv4;
 208     volatile cyg_uint16 ucr4;
 209     volatile cyg_uint16 resv5;
 210     volatile cyg_uint16 ufcr;
 211     volatile cyg_uint16 resv6;
 212     volatile cyg_uint16 usr1;
 213     volatile cyg_uint16 resv7;
 214     volatile cyg_uint16 usr2;
 215     volatile cyg_uint16 resv8;
 216     volatile cyg_uint16 uesc;
 217     volatile cyg_uint16 resv9;
 218     volatile cyg_uint16 utim;
 219     volatile cyg_uint16 resv10;
 220     volatile cyg_uint16 ubir;
 221     volatile cyg_uint16 resv11;
 222     volatile cyg_uint16 ubmr;
 223     volatile cyg_uint16 resv12;
 224     volatile cyg_uint16 ubrc;
 225     volatile cyg_uint16 resv13;
 226     volatile cyg_uint16 onems;
 227     volatile cyg_uint16 resv14;
 228     volatile cyg_uint16 uts;
 229     volatile cyg_uint16 resv15;
 230 };
 231 #endif
 232
 233 typedef struct {
 234     volatile struct mxc_serial* base;
 235     cyg_int32 msec_timeout;
 236     int isr_vector;
 237     int baud_rate;
 238 } channel_data_t;
 239
 240 static channel_data_t channels[] = {
 241 #if CYGHWR_HAL_ARM_SOC_UART1 != 0
 242     {(volatile struct mxc_serial*)SOC_UART1_BASE, 1000,
 243       CYGNUM_HAL_INTERRUPT_UART1, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 244 #endif
 245 #if CYGHWR_HAL_ARM_SOC_UART2 != 0
 246     {(volatile struct mxc_serial*)SOC_UART2_BASE, 1000,
 247      CYGNUM_HAL_INTERRUPT_UART2, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 248 #endif
 249 #if CYGHWR_HAL_ARM_SOC_UART3 != 0
 250     {(volatile struct mxc_serial*)SOC_UART3_BASE, 1000,
 251      CYGNUM_HAL_INTERRUPT_UART3, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 252 #endif
 253 #if CYGHWR_HAL_ARM_SOC_UART4 != 0
 254     {(volatile struct mxc_serial*)SOC_UART4_BASE, 1000,
 255      CYGNUM_HAL_INTERRUPT_UART4, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 256 #endif
 257 #if CYGHWR_HAL_ARM_SOC_UART5 != 0
 258     {(volatile struct mxc_serial*)SOC_UART5_BASE, 1000,
 259      CYGNUM_HAL_INTERRUPT_UART5, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 260 #endif
 261 #if CYGHWR_HAL_ARM_SOC_UART6 != 0
 262     {(volatile struct mxc_serial*)SOC_UART6_BASE, 1000,
 263      CYGNUM_HAL_INTERRUPT_UART6, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 264 #endif
 265 };
 266
 267 /*---------------------------------------------------------------------------*/
 268
 269 static void init_serial_channel(channel_data_t* __ch_data)
 270 {
 271     volatile struct mxc_serial* base = __ch_data->base;
 272
 273     /* Wait for UART to finish transmitting */
 274     while (!(base->uts & EUartUTS_TXEMPTY));
 275
 276     /* Disable UART */
 277     base->ucr1 &= ~EUartUCR1_UARTEN;
 278
 279     /* Set to default POR state */
 280     base->ucr1 = 0x00000000;
 281     base->ucr2 = 0x00000000;
 282
 283     while (!(base->ucr2 & EUartUCR2_SRST_));
 284
 285     base->ucr3 = 0x00000704;
 286     base->ucr4 = 0x00008000;
 287     base->ufcr = 0x00000801;
 288     base->uesc = 0x0000002B;
 289     base->utim = 0x00000000;
 290     base->ubir = 0x00000000;
 291     base->ubmr = 0x00000000;
 292     base->onems = 0x00000000;
 293     base->uts  = 0x00000000;
 294
 295     /* Configure FIFOs */
 296     base->ufcr = (1 << EUartUFCR_RXTL_SHF) | EUartUFCR_RFDIV
 297                  | (2 << EUartUFCR_TXTL_SHF);
 298
 299     /* Setup One MS timer */
 300     base->onems  = (MXC_UART_REFFREQ / 1000);
 301
 302     /* Set to 8N1 */
 303     base->ucr2 &= ~EUartUCR2_PREN;
 304     base->ucr2 |= EUartUCR2_WS;
 305     base->ucr2 &= ~EUartUCR2_STPB;
 306
 307     /* Ignore RTS */
 308     base->ucr2 |= EUartUCR2_IRTS;
 309
 310     /* Enable UART */
 311     base->ucr1 |= EUartUCR1_UARTEN;
 312
 313     /* Enable FIFOs */
 314     base->ucr2 |= EUartUCR2_SRST_ | EUartUCR2_RXEN | EUartUCR2_TXEN;
 315
 316     /* Clear status flags */
 317     base->usr2 |= EUartUSR2_ADET  |
 318                   EUartUSR2_IDLE  |
 319                   EUartUSR2_IRINT |
 320                   EUartUSR2_WAKE  |
 321                   EUartUSR2_RTSF  |
 322                   EUartUSR2_BRCD  |
 323                   EUartUSR2_ORE   |
 324                   EUartUSR2_RDR;
 325
 326     /* Clear status flags */
 327     base->usr1 |= EUartUSR1_PARITYERR |
 328                   EUartUSR1_RTSD      |
 329                   EUartUSR1_ESCF      |
 330                   EUartUSR1_FRAMERR   |
 331                   EUartUSR1_AIRINT    |
 332                   EUartUSR1_AWAKE;
 333
 334     /* Set the numerator value minus one of the BRM ratio */
 335     base->ubir = (__ch_data->baud_rate / 100) - 1;
 336
 337     /* Set the denominator value minus one of the BRM ratio    */
 338     base->ubmr = ((MXC_UART_REFFREQ / 1600) - 1);
 339
 340 }
 341
 342 static void stop_serial_channel(channel_data_t* __ch_data)
 343 {
 344     volatile struct mxc_serial* base = __ch_data->base;
 345
 346     /* Wait for UART to finish transmitting */
 347     while (!(base->uts & EUartUTS_TXEMPTY));
 348
 349     /* Disable UART */
 350     base->ucr1 &= ~EUartUCR1_UARTEN;
 351 }
 352
 353 //#define debug_uart_log_buf
 354 #ifdef debug_uart_log_buf
 355 #define DIAG_BUFSIZE 2048
 356 static char __log_buf[DIAG_BUFSIZE];
 357 static int diag_bp = 0;
 358 #endif
 359
 360 void cyg_hal_plf_serial_putc(void *__ch_data, char c)
 361 {
 362     volatile struct mxc_serial* base = ((channel_data_t*)__ch_data)->base;
 363
 364 #ifdef debug_uart_log_buf
 365     __log_buf[diag_bp++] = c;
 366 #endif
 367
 368     CYGARC_HAL_SAVE_GP();
 369
 370     // Wait for Tx FIFO not full
 371     while (base->uts & EUartUTS_TXFULL)
 372         ;
 373     base->utxd[0] = c;
 374
 375     CYGARC_HAL_RESTORE_GP();
 376 }
 377
 378 static cyg_bool cyg_hal_plf_serial_getc_nonblock(void* __ch_data,
 379                                                  cyg_uint8* ch)
 380 {
 381     volatile struct mxc_serial* base = ((channel_data_t*)__ch_data)->base;
 382
 383     // If receive fifo is empty, return false
 384     if (base->uts & EUartUTS_RXEMPTY)
 385         return false;
 386
 387     *ch = (char)base->urxd[0];
 388
 389     return true;
 390 }
 391
 392 cyg_uint8 cyg_hal_plf_serial_getc(void* __ch_data)
 393 {
 394     cyg_uint8 ch;
 395     CYGARC_HAL_SAVE_GP();
 396
 397     while (!cyg_hal_plf_serial_getc_nonblock(__ch_data, &ch));
 398
 399     CYGARC_HAL_RESTORE_GP();
 400     return ch;
 401 }
 402
 403 static void cyg_hal_plf_serial_write(void* __ch_data, const cyg_uint8* __buf,
 404                          cyg_uint32 __len)
 405 {
 406     CYGARC_HAL_SAVE_GP();
 407
 408     while(__len-- > 0)
 409         cyg_hal_plf_serial_putc(__ch_data, *__buf++);
 410
 411     CYGARC_HAL_RESTORE_GP();
 412 }
 413
 414 static void cyg_hal_plf_serial_read(void* __ch_data, cyg_uint8* __buf,
 415                                     cyg_uint32 __len)
 416 {
 417     CYGARC_HAL_SAVE_GP();
 418
 419     while (__len-- > 0)
 420         *__buf++ = cyg_hal_plf_serial_getc(__ch_data);
 421
 422     CYGARC_HAL_RESTORE_GP();
 423 }
 424
 425 cyg_bool cyg_hal_plf_serial_getc_timeout(void* __ch_data,
 426                                          cyg_uint8* ch)
 427 {
 428     int delay_count;
 429     channel_data_t* chan = (channel_data_t*)__ch_data;
 430     cyg_bool res;
 431     CYGARC_HAL_SAVE_GP();
 432
 433     delay_count = chan->msec_timeout * 10; // delay in .1 ms steps
 434
 435     for(;;) {
 436         res = cyg_hal_plf_serial_getc_nonblock(__ch_data, ch);
 437         if (res || 0 == delay_count--)
 438             break;
 439
 440         CYGACC_CALL_IF_DELAY_US(100);
 441     }
 442
 443     CYGARC_HAL_RESTORE_GP();
 444     return res;
 445 }
 446
 447 static int cyg_hal_plf_serial_control(void *__ch_data,
 448                                       __comm_control_cmd_t __func, ...)
 449 {
 450     static int irq_state = 0;
 451     channel_data_t* chan = (channel_data_t*)__ch_data;
 452     int ret = -1;
 453     va_list ap;
 454
 455     CYGARC_HAL_SAVE_GP();
 456     va_start(ap, __func);
 457
 458     switch (__func) {
 459     case __COMMCTL_GETBAUD:
 460         ret = chan->baud_rate;
 461         break;
 462     case __COMMCTL_SETBAUD:
 463         chan->baud_rate = va_arg(ap, cyg_int32);
 464         // Should we verify this value here?
 465         init_serial_channel(chan);
 466         ret = 0;
 467         break;
 468     case __COMMCTL_IRQ_ENABLE:
 469         irq_state = 1;
 470
 471         chan->base->ucr1 |= EUartUCR1_RRDYEN;
 472
 473         HAL_INTERRUPT_UNMASK(chan->isr_vector);
 474         break;
 475     case __COMMCTL_IRQ_DISABLE:
 476         ret = irq_state;
 477         irq_state = 0;
 478
 479         chan->base->ucr1 &= ~EUartUCR1_RRDYEN;
 480
 481         HAL_INTERRUPT_MASK(chan->isr_vector);
 482         break;
 483     case __COMMCTL_DBG_ISR_VECTOR:
 484         ret = chan->isr_vector;
 485         break;
 486     case __COMMCTL_SET_TIMEOUT:
 487         ret = chan->msec_timeout;
 488         chan->msec_timeout = va_arg(ap, cyg_uint32);
 489         break;
 490     default:
 491         break;
 492     }
 493     va_end(ap);
 494     CYGARC_HAL_RESTORE_GP();
 495     return ret;
 496 }
 497
 498 static int cyg_hal_plf_serial_isr(void *__ch_data, int* __ctrlc,
 499                        CYG_ADDRWORD __vector, CYG_ADDRWORD __data)
 500 {
 501     int res = 0;
 502     channel_data_t* chan = (channel_data_t*)__ch_data;
 503     char c;
 504
 505     CYGARC_HAL_SAVE_GP();
 506
 507     cyg_drv_interrupt_acknowledge(chan->isr_vector);
 508
 509     *__ctrlc = 0;
 510     if (!(chan->base->uts & EUartUTS_RXEMPTY)) {
 511         c = (char)chan->base->urxd[0];
 512
 513         if (cyg_hal_is_break( &c , 1 ))
 514             *__ctrlc = 1;
 515
 516         res = CYG_ISR_HANDLED;
 517     }
 518
 519     CYGARC_HAL_RESTORE_GP();
 520     return res;
 521 }
 522
 523 void cyg_hal_plf_serial_init(void)
 524 {
 525     hal_virtual_comm_table_t* comm;
 526     int cur = CYGACC_CALL_IF_SET_CONSOLE_COMM(CYGNUM_CALL_IF_SET_COMM_ID_QUERY_CURRENT);
 527     int i;
 528     static int jjj = 0;
 529
 530     // Init channels
 531 #define NUMOF(x) (sizeof(x)/sizeof(x[0]))
 532     for (i = 0;  i < NUMOF(channels);  i++) {
 533         init_serial_channel(&channels[i]);
 534         CYGACC_CALL_IF_SET_CONSOLE_COMM(i+2);
 535         comm = CYGACC_CALL_IF_CONSOLE_PROCS();
 536         CYGACC_COMM_IF_CH_DATA_SET(*comm, &channels[i]);
 537         CYGACC_COMM_IF_WRITE_SET(*comm, cyg_hal_plf_serial_write);
 538         CYGACC_COMM_IF_READ_SET(*comm, cyg_hal_plf_serial_read);
 539         CYGACC_COMM_IF_PUTC_SET(*comm, cyg_hal_plf_serial_putc);
 540         CYGACC_COMM_IF_GETC_SET(*comm, cyg_hal_plf_serial_getc);
 541         CYGACC_COMM_IF_CONTROL_SET(*comm, cyg_hal_plf_serial_control);
 542         CYGACC_COMM_IF_DBG_ISR_SET(*comm, cyg_hal_plf_serial_isr);
 543         CYGACC_COMM_IF_GETC_TIMEOUT_SET(*comm, cyg_hal_plf_serial_getc_timeout);
 544         if (jjj == 0) {
 545             cyg_hal_plf_serial_putc(&channels[i], '+');
 546             jjj++;
 547         }
 548         cyg_hal_plf_serial_putc(&channels[i], '+');
 549     }
 550
 551     // Restore original console
 552     CYGACC_CALL_IF_SET_CONSOLE_COMM(cur);
 553 }
 554
 555 void cyg_hal_plf_serial_stop(void)
 556 {
 557         int i;
 558
 559         // Init channels
 560 #define NUMOF(x) (sizeof(x)/sizeof(x[0]))
 561         for (i = 0;  i < NUMOF(channels);  i++) {
 562                 stop_serial_channel(&channels[i]);
 563         }
 564 }
 565
 566 //=============================================================================
 567 // Compatibility with older stubs
 568 //=============================================================================
 569
 570 #ifndef CYGSEM_HAL_VIRTUAL_VECTOR_DIAG
 571
 572 #include <cyg/hal/hal_stub.h>           // cyg_hal_gdb_interrupt
 573
 574 #if (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 2)
 575 #define __BASE ((void*)SOC_UART1_BASE)
 576 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART1
 577 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 3)
 578 #define __BASE ((void*)SOC_UART2_BASE)
 579 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART2
 580 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 4)
 581 #define __BASE ((void*)SOC_UART3_BASE)
 582 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART3
 583 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 5)
 584 #define __BASE ((void*)SOC_UART4_BASE)
 585 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART4
 586 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 6)
 587 #define __BASE ((void*)SOC_UART5_BASE)
 588 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART5
 589 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 7)
 590 #define __BASE ((void*)SOC_UART6_BASE)
 591 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART6
 592 #endif
 593
 594 #ifdef __BASE
 595
 596 #ifdef CYGSEM_HAL_ROM_MONITOR
 597 #define CYG_HAL_STARTUP_ROM
 598 #define CYG_HAL_STARTUP_ROMRAM
 599 #undef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 600 #endif
 601
 602 #if (defined(CYG_HAL_STARTUP_ROM) || defined(CYG_HAL_STARTUP_ROMRAM)) && !defined(CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS)
 603 #define HAL_DIAG_USES_HARDWARE
 604 #elif !defined(CYGDBG_HAL_DIAG_TO_DEBUG_CHAN)
 605 #define HAL_DIAG_USES_HARDWARE
 606 #elif CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL != CYGNUM_HAL_VIRTUAL_VECTOR_DEBUG_CHANNEL
 607 #define HAL_DIAG_USES_HARDWARE
 608 #endif
 609
 610 static channel_data_t channel = {
 611     (volatile struct mxc_serial*)__BASE, 0, CYGHWR_HAL_GDB_PORT_VECTOR
 612 };
 613
 614 #ifdef HAL_DIAG_USES_HARDWARE
 615
 616 void hal_diag_init(void)
 617 {
 618     static int init = 0;
 619     char *msg = "\n\rARM eCos\n\r";
 620     cyg_uint8 lcr;
 621
 622     if (init++) return;
 623
 624     init_serial_channel(&channel);
 625
 626     while (*msg) hal_diag_write_char(*msg++);
 627 }
 628
 629 #ifdef DEBUG_DIAG
 630 #ifndef CYG_HAL_STARTUP_ROM
 631 #define DIAG_BUFSIZE 2048
 632 static char diag_buffer[DIAG_BUFSIZE];
 633 static int diag_bp = 0;
 634 #endif
 635 #endif
 636
 637 void hal_diag_write_char(char c)
 638 {
 639 #ifdef DEBUG_DIAG
 640 #ifndef CYG_HAL_STARTUP_ROM
 641     diag_buffer[diag_bp++] = c;
 642     if (diag_bp == sizeof(diag_buffer)) diag_bp = 0;
 643 #endif
 644 #endif
 645     cyg_hal_plf_serial_putc(&channel, c);
 646 }
 647
 648 void hal_diag_read_char(char *c)
 649 {
 650     *c = cyg_hal_plf_serial_getc(&channel);
 651 }
 652
 653 #else // not HAL_DIAG_USES_HARDWARE - it uses GDB protocol
 654
 655 void hal_diag_read_char(char *c)
 656 {
 657     *c = cyg_hal_plf_serial_getc(&channel);
 658 }
 659
 660 void hal_diag_write_char(char c)
 661 {
 662     static char line[100];
 663     static int pos = 0;
 664
 665     // FIXME: Some LED blinking might be nice right here.
 666
 667     // No need to send CRs
 668     if( c == '\r' ) return;
 669
 670     line[pos++] = c;
 671
 672         if (c == '\n' || pos == sizeof(line)) {
 673         CYG_INTERRUPT_STATE old;
 674
 675         // Disable interrupts. This prevents GDB trying to interrupt us
 676         // while we are in the middle of sending a packet. The serial
 677         // receive interrupt will be seen when we re-enable interrupts
 678         // later.
 679
 680 #ifdef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 681         CYG_HAL_GDB_ENTER_CRITICAL_IO_REGION(old);
 682 #else
 683         HAL_DISABLE_INTERRUPTS(old);
 684 #endif
 685
 686         while (1) {
 687             static char hex[] = "0123456789ABCDEF";
 688             cyg_uint8 csum = 0;
 689             int i;
 690 #ifndef CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 691             char c1;
 692 #endif
 693             cyg_hal_plf_serial_putc(&channel, '$');
 694             cyg_hal_plf_serial_putc(&channel, 'O');
 695             csum += 'O';
 696             for(i = 0; i < pos; i++) {
 697                 char ch = line[i];
 698                 char h = hex[(ch>>4)&0xF];
 699                 char l = hex[ch&0xF];
 700                 cyg_hal_plf_serial_putc(&channel, h);
 701                 cyg_hal_plf_serial_putc(&channel, l);
 702                 csum += h;
 703                 csum += l;
 704             }
 705             cyg_hal_plf_serial_putc(&channel, '#');
 706             cyg_hal_plf_serial_putc(&channel, hex[(csum>>4)&0xF]);
 707             cyg_hal_plf_serial_putc(&channel, hex[csum&0xF]);
 708
 709 #ifdef CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 710
 711             break; // regardless
 712
 713 #else // not CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT Ie. usually...
 714
 715             // Wait for the ACK character '+' from GDB here and handle
 716             // receiving a ^C instead.  This is the reason for this clause
 717             // being a loop.
 718             c1 = cyg_hal_plf_serial_getc(&channel);
 719
 720             if( c1 == '+' )
 721                 break;              // a good acknowledge
 722
 723 #ifdef CYGDBG_HAL_DEBUG_GDB_BREAK_SUPPORT
 724             cyg_drv_interrupt_acknowledge(CYGHWR_HAL_GDB_PORT_VECTOR);
 725             if( c1 == 3 ) {
 726                 // Ctrl-C: breakpoint.
 727                 cyg_hal_gdb_interrupt(
 728                     (target_register_t)__builtin_return_address(0) );
 729                 break;
 730             }
 731 #endif // CYGDBG_HAL_DEBUG_GDB_BREAK_SUPPORT
 732
 733 #endif // ! CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 734             // otherwise, loop round again
 735         }
 736
 737         pos = 0;
 738
 739         // And re-enable interrupts
 740 #ifdef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 741         CYG_HAL_GDB_LEAVE_CRITICAL_IO_REGION(old);
 742 #else
 743         HAL_RESTORE_INTERRUPTS(old);
 744 #endif
 745
 746     }
 747 }
 748 #endif
 749
 750 #endif // __BASE
 751
 752 #endif // !CYGSEM_HAL_VIRTUAL_VECTOR_DIAG
 753
 754 /*---------------------------------------------------------------------------*/
 755 /* End of hal_diag.c */