packages/hal/arm/mx31/var/v2_0/src/soc_diag.c

   1 /*=============================================================================
   2 //
   3 //      hal_diag.c
   4 //
   5 //      HAL diagnostic output code
   6 //
   7 //=============================================================================
   8 //####ECOSGPLCOPYRIGHTBEGIN####
   9 // -------------------------------------------
  10 // This file is part of eCos, the Embedded Configurable Operating System.
  11 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  12 //
  13 // eCos is free software; you can redistribute it and/or modify it under
  14 // the terms of the GNU General Public License as published by the Free
  15 // Software Foundation; either version 2 or (at your option) any later version.
  16 //
  17 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  18 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  19 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  20 // for more details.
  21 //
  22 // You should have received a copy of the GNU General Public License along
  23 // with eCos; if not, write to the Free Software Foundation, Inc.,
  24 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  25 //
  26 // As a special exception, if other files instantiate templates or use macros
  27 // or inline functions from this file, or you compile this file and link it
  28 // with other works to produce a work based on this file, this file does not
  29 // by itself cause the resulting work to be covered by the GNU General Public
  30 // License. However the source code for this file must still be made available
  31 // in accordance with section (3) of the GNU General Public License.
  32 //
  33 // This exception does not invalidate any other reasons why a work based on
  34 // this file might be covered by the GNU General Public License.
  35 //
  36 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  37 // at http://sources.redhat.com/ecos/ecos-license/
  38 // -------------------------------------------
  39 //####ECOSGPLCOPYRIGHTEND####
  40 //===========================================================================*/
  41
  42 #include <pkgconf/hal.h>
  43 #include <pkgconf/system.h>
  44 #include CYGBLD_HAL_PLATFORM_H
  45
  46 #include <cyg/infra/cyg_type.h>         // base types
  47 #include <cyg/infra/cyg_trac.h>         // tracing macros
  48 #include <cyg/infra/cyg_ass.h>          // assertion macros
  49
  50 #include <cyg/hal/hal_arch.h>           // basic machine info
  51 #include <cyg/hal/hal_intr.h>           // interrupt macros
  52 #include <cyg/hal/hal_io.h>             // IO macros
  53 #include <cyg/hal/hal_if.h>             // Calling interface definitions
  54 #include <cyg/hal/hal_diag.h>
  55 #include <cyg/hal/drv_api.h>            // cyg_drv_interrupt_acknowledge
  56 #include <cyg/hal/hal_misc.h>           // Helper functions
  57 #include <cyg/hal/hal_soc.h>         // Hardware definitions
  58
  59 /*
  60  * UART Control Register 0 Bit Fields.
  61  */
  62 #define EUartUCR1_ADEN      (1 << 15)           // Auto dectect interrupt
  63 #define EUartUCR1_ADBR      (1 << 14)           // Auto detect baud rate
  64 #define EUartUCR1_TRDYEN    (1 << 13)           // Transmitter ready interrupt enable
  65 #define EUartUCR1_IDEN      (1 << 12)           // Idle condition interrupt
  66 #define EUartUCR1_RRDYEN    (1 << 9)            // Recv ready interrupt enable
  67 #define EUartUCR1_RDMAEN    (1 << 8)            // Recv ready DMA enable
  68 #define EUartUCR1_IREN      (1 << 7)            // Infrared interface enable
  69 #define EUartUCR1_TXMPTYEN  (1 << 6)            // Transimitter empty interrupt enable
  70 #define EUartUCR1_RTSDEN    (1 << 5)            // RTS delta interrupt enable
  71 #define EUartUCR1_SNDBRK    (1 << 4)            // Send break
  72 #define EUartUCR1_TDMAEN    (1 << 3)            // Transmitter ready DMA enable
  73 #define EUartUCR1_DOZE      (1 << 1)            // Doze
  74 #define EUartUCR1_UARTEN    (1 << 0)            // UART enabled
  75 #define EUartUCR2_ESCI      (1 << 15)           // Escape seq interrupt enable
  76 #define EUartUCR2_IRTS      (1 << 14)           // Ignore RTS pin
  77 #define EUartUCR2_CTSC      (1 << 13)           // CTS pin control
  78 #define EUartUCR2_CTS       (1 << 12)           // Clear to send
  79 #define EUartUCR2_ESCEN     (1 << 11)           // Escape enable
  80 #define EUartUCR2_PREN      (1 << 8)            // Parity enable
  81 #define EUartUCR2_PROE      (1 << 7)            // Parity odd/even
  82 #define EUartUCR2_STPB      (1 << 6)            // Stop
  83 #define EUartUCR2_WS        (1 << 5)            // Word size
  84 #define EUartUCR2_RTSEN     (1 << 4)            // Request to send interrupt enable
  85 #define EUartUCR2_ATEN      (1 << 3)            // Aging timer enable
  86 #define EUartUCR2_TXEN      (1 << 2)            // Transmitter enabled
  87 #define EUartUCR2_RXEN      (1 << 1)            // Receiver enabled
  88 #define EUartUCR2_SRST_     (1 << 0)            // SW reset
  89 #define EUartUCR3_PARERREN  (1 << 12)           // Parity enable
  90 #define EUartUCR3_FRAERREN  (1 << 11)           // Frame error interrupt enable
  91 #define EUartUCR3_ADNIMP    (1 << 7)            // Autobaud detection not improved
  92 #define EUartUCR3_RXDSEN    (1 << 6)            // Receive status interrupt enable
  93 #define EUartUCR3_AIRINTEN  (1 << 5)            // Async IR wake interrupt enable
  94 #define EUartUCR3_AWAKEN    (1 << 4)            // Async wake interrupt enable
  95 #define EUartUCR3_RXDMUXSEL (1 << 2)            // RXD muxed input selected
  96 #define EUartUCR3_INVT      (1 << 1)            // Inverted Infrared transmission
  97 #define EUartUCR3_ACIEN     (1 << 0)            // Autobaud counter interrupt enable
  98 #define EUartUCR4_CTSTL_32  (32 << 10)          // CTS trigger level (32 chars)
  99 #define EUartUCR4_INVR      (1 << 9)            // Inverted infrared reception
 100 #define EUartUCR4_ENIRI     (1 << 8)            // Serial infrared interrupt enable
 101 #define EUartUCR4_WKEN      (1 << 7)            // Wake interrupt enable
 102 #define EUartUCR4_IRSC      (1 << 5)            // IR special case
 103 #define EUartUCR4_LPBYP     (1 << 4)            // Low power bypass
 104 #define EUartUCR4_TCEN      (1 << 3)            // Transmit complete interrupt enable
 105 #define EUartUCR4_BKEN      (1 << 2)            // Break condition interrupt enable
 106 #define EUartUCR4_OREN      (1 << 1)            // Receiver overrun interrupt enable
 107 #define EUartUCR4_DREN      (1 << 0)            // Recv data ready interrupt enable
 108 #define EUartUFCR_RXTL_SHF  0                   // Receiver trigger level shift
 109 #define EUartUFCR_RFDIV_1   (5 << 7)            // Reference freq divider (div 1)
 110 #define EUartUFCR_RFDIV_2   (4 << 7)            // Reference freq divider (div 2)
 111 #define EUartUFCR_RFDIV_3   (3 << 7)            // Reference freq divider (div 3)
 112 #define EUartUFCR_RFDIV_4   (2 << 7)            // Reference freq divider (div 4)
 113 #define EUartUFCR_RFDIV_5   (1 << 7)            // Reference freq divider (div 5)
 114 #define EUartUFCR_RFDIV_6   (0 << 7)            // Reference freq divider (div 6)
 115 #define EUartUFCR_RFDIV_7   (6 << 7)            // Reference freq divider (div 7)
 116 #define EUartUFCR_TXTL_SHF  10                  // Transmitter trigger level shift
 117 #define EUartUSR1_PARITYERR (1 << 15)           // Parity error interrupt flag
 118 #define EUartUSR1_RTSS      (1 << 14)           // RTS pin status
 119 #define EUartUSR1_TRDY      (1 << 13)           // Transmitter ready interrupt/dma flag
 120 #define EUartUSR1_RTSD      (1 << 12)           // RTS delta
 121 #define EUartUSR1_ESCF      (1 << 11)           // Escape seq interrupt flag
 122 #define EUartUSR1_FRAMERR   (1 << 10)           // Frame error interrupt flag
 123 #define EUartUSR1_RRDY      (1 << 9)            // Receiver ready interrupt/dma flag
 124 #define EUartUSR1_AGTIM     (1 << 8)            // Aging timeout interrupt status
 125 #define EUartUSR1_RXDS      (1 << 6)            // Receiver idle interrupt flag
 126 #define EUartUSR1_AIRINT    (1 << 5)            // Async IR wake interrupt flag
 127 #define EUartUSR1_AWAKE     (1 << 4)            // Aysnc wake interrupt flag
 128 #define EUartUSR2_ADET      (1 << 15)           // Auto baud rate detect complete
 129 #define EUartUSR2_TXFE      (1 << 14)           // Transmit buffer FIFO empty
 130 #define EUartUSR2_IDLE      (1 << 12)           // Idle condition
 131 #define EUartUSR2_ACST      (1 << 11)           // Autobaud counter stopped
 132 #define EUartUSR2_IRINT     (1 << 8)            // Serial infrared interrupt flag
 133 #define EUartUSR2_WAKE      (1 << 7)            // Wake
 134 #define EUartUSR2_RTSF      (1 << 4)            // RTS edge interrupt flag
 135 #define EUartUSR2_TXDC      (1 << 3)            // Transmitter complete
 136 #define EUartUSR2_BRCD      (1 << 2)            // Break condition
 137 #define EUartUSR2_ORE       (1 << 1)            // Overrun error
 138 #define EUartUSR2_RDR       (1 << 0)            // Recv data ready
 139 #define EUartUTS_FRCPERR    (1 << 13)           // Force parity error
 140 #define EUartUTS_LOOP       (1 << 12)           // Loop tx and rx
 141 #define EUartUTS_TXEMPTY    (1 << 6)            // TxFIFO empty
 142 #define EUartUTS_RXEMPTY    (1 << 5)            // RxFIFO empty
 143 #define EUartUTS_TXFULL     (1 << 4)            // TxFIFO full
 144 #define EUartUTS_RXFULL     (1 << 3)            // RxFIFO full
 145 #define EUartUTS_SOFTRST    (1 << 0)            // Software reset
 146
 147 #define EUartUFCR_RFDIV                        EUartUFCR_RFDIV_2
 148 //#define EUartUFCR_RFDIV                        EUartUFCR_RFDIV_4
 149
 150 #if (EUartUFCR_RFDIV==EUartUFCR_RFDIV_2)
 151 #define MXC_UART_REFFREQ                        (get_peri_clock(UART1_BAUD) / 2)
 152 #endif
 153
 154 #if (EUartUFCR_RFDIV==EUartUFCR_RFDIV_4)
 155 #define MXC_UART_REFFREQ                        (get_peri_clock(UART1_BAUD) / 4)
 156 #endif
 157
 158 #if 0
 159 void
 160 cyg_hal_plf_comms_init(void)
 161 {
 162     static int initialized = 0;
 163
 164     if (initialized)
 165         return;
 166
 167     initialized = 1;
 168
 169     cyg_hal_plf_serial_init();
 170 }
 171 #endif
 172
 173 //=============================================================================
 174 // MXC Serial Port (UARTx) for Debug
 175 //=============================================================================
 176 #ifdef UART_WIDTH_32
 177 struct mxc_serial {
 178     volatile cyg_uint32 urxd[16];
 179     volatile cyg_uint32 utxd[16];
 180     volatile cyg_uint32 ucr1;
 181     volatile cyg_uint32 ucr2;
 182     volatile cyg_uint32 ucr3;
 183     volatile cyg_uint32 ucr4;
 184     volatile cyg_uint32 ufcr;
 185     volatile cyg_uint32 usr1;
 186     volatile cyg_uint32 usr2;
 187     volatile cyg_uint32 uesc;
 188     volatile cyg_uint32 utim;
 189     volatile cyg_uint32 ubir;
 190     volatile cyg_uint32 ubmr;
 191     volatile cyg_uint32 ubrc;
 192     volatile cyg_uint32 onems;
 193     volatile cyg_uint32 uts;
 194 };
 195 #else
 196 struct mxc_serial {
 197     volatile cyg_uint16 urxd[1];
 198     volatile cyg_uint16 resv0[31];
 199
 200     volatile cyg_uint16 utxd[1];
 201     volatile cyg_uint16 resv1[31];
 202     volatile cyg_uint16 ucr1;
 203     volatile cyg_uint16 resv2;
 204     volatile cyg_uint16 ucr2;
 205     volatile cyg_uint16 resv3;
 206     volatile cyg_uint16 ucr3;
 207     volatile cyg_uint16 resv4;
 208     volatile cyg_uint16 ucr4;
 209     volatile cyg_uint16 resv5;
 210     volatile cyg_uint16 ufcr;
 211     volatile cyg_uint16 resv6;
 212     volatile cyg_uint16 usr1;
 213     volatile cyg_uint16 resv7;
 214     volatile cyg_uint16 usr2;
 215     volatile cyg_uint16 resv8;
 216     volatile cyg_uint16 uesc;
 217     volatile cyg_uint16 resv9;
 218     volatile cyg_uint16 utim;
 219     volatile cyg_uint16 resv10;
 220     volatile cyg_uint16 ubir;
 221     volatile cyg_uint16 resv11;
 222     volatile cyg_uint16 ubmr;
 223     volatile cyg_uint16 resv12;
 224     volatile cyg_uint16 ubrc;
 225     volatile cyg_uint16 resv13;
 226     volatile cyg_uint16 onems;
 227     volatile cyg_uint16 resv14;
 228     volatile cyg_uint16 uts;
 229     volatile cyg_uint16 resv15;
 230 };
 231 #endif
 232
 233 typedef struct {
 234     volatile struct mxc_serial* base;
 235     cyg_int32 msec_timeout;
 236     int isr_vector;
 237     int baud_rate;
 238 } channel_data_t;
 239
 240 static channel_data_t channels[] = {
 241 #if CYGHWR_HAL_ARM_SOC_UART1 != 0
 242     {(volatile struct mxc_serial*)UART1_BASE_ADDR, 1000,
 243       CYGNUM_HAL_INTERRUPT_UART1, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD},
 244 #endif
 245 #if CYGHWR_HAL_ARM_SOC_UART2 != 0
 246     {(volatile struct mxc_serial*)UART2_BASE_ADDR, 1000,
 247      CYGNUM_HAL_INTERRUPT_UART2, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD},
 248 #endif
 249 #if CYGHWR_HAL_ARM_SOC_UART3 != 0
 250     {(volatile struct mxc_serial*)UART3_BASE_ADDR, 1000,
 251      CYGNUM_HAL_INTERRUPT_UART3, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD},
 252 #endif
 253 #if CYGHWR_HAL_ARM_SOC_UART4 != 0
 254     {(volatile struct mxc_serial*)UART4_BASE_ADDR, 1000,
 255      CYGNUM_HAL_INTERRUPT_UART4, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD},
 256 #endif
 257 #if CYGHWR_HAL_ARM_SOC_UART5 != 0
 258     {(volatile struct mxc_serial*)UART5_BASE_ADDR, 1000,
 259      CYGNUM_HAL_INTERRUPT_UART5, CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL_BAUD },
 260 #endif
 261 };
 262
 263 /*---------------------------------------------------------------------------*/
 264
 265 static void init_serial_channel(channel_data_t* __ch_data)
 266 {
 267     volatile struct mxc_serial* base = __ch_data->base;
 268
 269     /* Wait for UART to finish transmitting */
 270     while (!(base->uts & EUartUTS_TXEMPTY));
 271
 272     /* Disable UART */
 273     base->ucr1 &= ~EUartUCR1_UARTEN;
 274
 275     /* Set to default POR state */
 276     base->ucr1 = 0x00000000;
 277     base->ucr2 = 0x00000000;
 278
 279     while (!(base->ucr2 & EUartUCR2_SRST_));
 280
 281     base->ucr3 = 0x00000704;
 282     base->ucr4 = 0x00008000;
 283     base->ufcr = 0x00000801;
 284     base->uesc = 0x0000002B;
 285     base->utim = 0x00000000;
 286     base->ubir = 0x00000000;
 287     base->ubmr = 0x00000000;
 288     base->onems = 0x00000000;
 289     base->uts  = 0x00000000;
 290
 291     /* Configure FIFOs */
 292     base->ufcr = (1 << EUartUFCR_RXTL_SHF) | EUartUFCR_RFDIV
 293                  | (2 << EUartUFCR_TXTL_SHF);
 294
 295     /* Setup One MS timer */
 296     base->onems  = (MXC_UART_REFFREQ / 1000);
 297
 298     /* Set to 8N1 */
 299     base->ucr2 &= ~EUartUCR2_PREN;
 300     base->ucr2 |= EUartUCR2_WS;
 301     base->ucr2 &= ~EUartUCR2_STPB;
 302
 303     /* Ignore RTS */
 304     base->ucr2 |= EUartUCR2_IRTS;
 305
 306     /* Enable UART */
 307     base->ucr1 |= EUartUCR1_UARTEN;
 308
 309     /* Enable FIFOs */
 310     base->ucr2 |= EUartUCR2_SRST_ | EUartUCR2_RXEN | EUartUCR2_TXEN;
 311
 312     /* Clear status flags */
 313     base->usr2 |= EUartUSR2_ADET  |
 314                   EUartUSR2_IDLE  |
 315                   EUartUSR2_IRINT |
 316                   EUartUSR2_WAKE  |
 317                   EUartUSR2_RTSF  |
 318                   EUartUSR2_BRCD  |
 319                   EUartUSR2_ORE   |
 320                   EUartUSR2_RDR;
 321
 322     /* Clear status flags */
 323     base->usr1 |= EUartUSR1_PARITYERR |
 324                   EUartUSR1_RTSD      |
 325                   EUartUSR1_ESCF      |
 326                   EUartUSR1_FRAMERR   |
 327                   EUartUSR1_AIRINT    |
 328                   EUartUSR1_AWAKE;
 329
 330     /* Set the numerator value minus one of the BRM ratio */
 331     base->ubir = (__ch_data->baud_rate / 100) - 1;
 332
 333     /* Set the denominator value minus one of the BRM ratio    */
 334     base->ubmr = ((MXC_UART_REFFREQ / 1600) - 1);
 335
 336 }
 337
 338 static void stop_serial_channel(channel_data_t* __ch_data)
 339 {
 340     volatile struct mxc_serial* base = __ch_data->base;
 341
 342     /* Wait for UART to finish transmitting */
 343     while (!(base->uts & EUartUTS_TXEMPTY));
 344
 345     /* Disable UART */
 346     base->ucr1 &= ~EUartUCR1_UARTEN;
 347 }
 348
 349 //#define debug_uart_log_buf
 350 #ifdef debug_uart_log_buf
 351 #define DIAG_BUFSIZE 2048
 352 static char __log_buf[DIAG_BUFSIZE];
 353 static int diag_bp = 0;
 354 #endif
 355
 356 void cyg_hal_plf_serial_putc(void *__ch_data, char c)
 357 {
 358     volatile struct mxc_serial* base = ((channel_data_t*)__ch_data)->base;
 359
 360 #ifdef debug_uart_log_buf
 361     __log_buf[diag_bp++] = c;
 362 #endif
 363
 364     CYGARC_HAL_SAVE_GP();
 365
 366     // Wait for Tx FIFO not full
 367     while (base->uts & EUartUTS_TXFULL)
 368         ;
 369     base->utxd[0] = c;
 370
 371     CYGARC_HAL_RESTORE_GP();
 372 }
 373
 374 static cyg_bool cyg_hal_plf_serial_getc_nonblock(void* __ch_data,
 375                                                  cyg_uint8* ch)
 376 {
 377     volatile struct mxc_serial* base = ((channel_data_t*)__ch_data)->base;
 378
 379     // If receive fifo is empty, return false
 380     if (base->uts & EUartUTS_RXEMPTY)
 381         return false;
 382
 383     *ch = (char)base->urxd[0];
 384
 385     return true;
 386 }
 387
 388 cyg_uint8 cyg_hal_plf_serial_getc(void* __ch_data)
 389 {
 390     cyg_uint8 ch;
 391     CYGARC_HAL_SAVE_GP();
 392
 393     while (!cyg_hal_plf_serial_getc_nonblock(__ch_data, &ch));
 394
 395     CYGARC_HAL_RESTORE_GP();
 396     return ch;
 397 }
 398
 399 static void cyg_hal_plf_serial_write(void* __ch_data, const cyg_uint8* __buf,
 400                          cyg_uint32 __len)
 401 {
 402     CYGARC_HAL_SAVE_GP();
 403
 404     while(__len-- > 0)
 405         cyg_hal_plf_serial_putc(__ch_data, *__buf++);
 406
 407     CYGARC_HAL_RESTORE_GP();
 408 }
 409
 410 static void cyg_hal_plf_serial_read(void* __ch_data, cyg_uint8* __buf,
 411                                     cyg_uint32 __len)
 412 {
 413     CYGARC_HAL_SAVE_GP();
 414
 415     while (__len-- > 0)
 416         *__buf++ = cyg_hal_plf_serial_getc(__ch_data);
 417
 418     CYGARC_HAL_RESTORE_GP();
 419 }
 420
 421 cyg_bool cyg_hal_plf_serial_getc_timeout(void* __ch_data,
 422                                          cyg_uint8* ch)
 423 {
 424     int delay_count;
 425     channel_data_t* chan = (channel_data_t*)__ch_data;
 426     cyg_bool res;
 427     CYGARC_HAL_SAVE_GP();
 428
 429     delay_count = chan->msec_timeout * 10; // delay in .1 ms steps
 430
 431     for(;;) {
 432         res = cyg_hal_plf_serial_getc_nonblock(__ch_data, ch);
 433         if (res || 0 == delay_count--)
 434             break;
 435
 436         CYGACC_CALL_IF_DELAY_US(100);
 437     }
 438
 439     CYGARC_HAL_RESTORE_GP();
 440     return res;
 441 }
 442
 443 static int cyg_hal_plf_serial_control(void *__ch_data,
 444                                       __comm_control_cmd_t __func, ...)
 445 {
 446     static int irq_state = 0;
 447     channel_data_t* chan = (channel_data_t*)__ch_data;
 448     int ret = -1;
 449     va_list ap;
 450
 451     CYGARC_HAL_SAVE_GP();
 452     va_start(ap, __func);
 453
 454     switch (__func) {
 455     case __COMMCTL_GETBAUD:
 456         ret = chan->baud_rate;
 457         break;
 458     case __COMMCTL_SETBAUD:
 459         chan->baud_rate = va_arg(ap, cyg_int32);
 460         // Should we verify this value here?
 461         init_serial_channel(chan);
 462         ret = 0;
 463         break;
 464     case __COMMCTL_IRQ_ENABLE:
 465         irq_state = 1;
 466
 467         chan->base->ucr1 |= EUartUCR1_RRDYEN;
 468
 469         HAL_INTERRUPT_UNMASK(chan->isr_vector);
 470         break;
 471     case __COMMCTL_IRQ_DISABLE:
 472         ret = irq_state;
 473         irq_state = 0;
 474
 475         chan->base->ucr1 &= ~EUartUCR1_RRDYEN;
 476
 477         HAL_INTERRUPT_MASK(chan->isr_vector);
 478         break;
 479     case __COMMCTL_DBG_ISR_VECTOR:
 480         ret = chan->isr_vector;
 481         break;
 482     case __COMMCTL_SET_TIMEOUT:
 483         ret = chan->msec_timeout;
 484         chan->msec_timeout = va_arg(ap, cyg_uint32);
 485         break;
 486     default:
 487         break;
 488     }
 489     va_end(ap);
 490     CYGARC_HAL_RESTORE_GP();
 491     return ret;
 492 }
 493
 494 static int cyg_hal_plf_serial_isr(void *__ch_data, int* __ctrlc,
 495                        CYG_ADDRWORD __vector, CYG_ADDRWORD __data)
 496 {
 497     int res = 0;
 498     channel_data_t* chan = (channel_data_t*)__ch_data;
 499     char c;
 500
 501     CYGARC_HAL_SAVE_GP();
 502
 503     cyg_drv_interrupt_acknowledge(chan->isr_vector);
 504
 505     *__ctrlc = 0;
 506     if (!(chan->base->uts & EUartUTS_RXEMPTY)) {
 507         c = (char)chan->base->urxd[0];
 508
 509         if (cyg_hal_is_break( &c , 1 ))
 510             *__ctrlc = 1;
 511
 512         res = CYG_ISR_HANDLED;
 513     }
 514
 515     CYGARC_HAL_RESTORE_GP();
 516     return res;
 517 }
 518
 519 void cyg_hal_plf_serial_init(void)
 520 {
 521     hal_virtual_comm_table_t* comm;
 522     int cur = CYGACC_CALL_IF_SET_CONSOLE_COMM(CYGNUM_CALL_IF_SET_COMM_ID_QUERY_CURRENT);
 523     int i;
 524     static int jjj = 0;
 525
 526     // Init channels
 527 #define NUMOF(x) (sizeof(x)/sizeof(x[0]))
 528     for (i = 0;  i < NUMOF(channels);  i++) {
 529         init_serial_channel(&channels[i]);
 530         CYGACC_CALL_IF_SET_CONSOLE_COMM(i+2);
 531         comm = CYGACC_CALL_IF_CONSOLE_PROCS();
 532         CYGACC_COMM_IF_CH_DATA_SET(*comm, &channels[i]);
 533         CYGACC_COMM_IF_WRITE_SET(*comm, cyg_hal_plf_serial_write);
 534         CYGACC_COMM_IF_READ_SET(*comm, cyg_hal_plf_serial_read);
 535         CYGACC_COMM_IF_PUTC_SET(*comm, cyg_hal_plf_serial_putc);
 536         CYGACC_COMM_IF_GETC_SET(*comm, cyg_hal_plf_serial_getc);
 537         CYGACC_COMM_IF_CONTROL_SET(*comm, cyg_hal_plf_serial_control);
 538         CYGACC_COMM_IF_DBG_ISR_SET(*comm, cyg_hal_plf_serial_isr);
 539         CYGACC_COMM_IF_GETC_TIMEOUT_SET(*comm, cyg_hal_plf_serial_getc_timeout);
 540         if (jjj == 0) {
 541             cyg_hal_plf_serial_putc(&channels[i], '+');
 542             jjj++;
 543         }
 544         cyg_hal_plf_serial_putc(&channels[i], '+');
 545     }
 546
 547     // Restore original console
 548     CYGACC_CALL_IF_SET_CONSOLE_COMM(cur);
 549 }
 550
 551 void cyg_hal_plf_serial_stop(void)
 552 {
 553         int i;
 554
 555         // Init channels
 556 #define NUMOF(x) (sizeof(x)/sizeof(x[0]))
 557         for (i = 0;  i < NUMOF(channels);  i++) {
 558                 stop_serial_channel(&channels[i]);
 559         }
 560 }
 561
 562 //=============================================================================
 563 // Compatibility with older stubs
 564 //=============================================================================
 565
 566 #ifndef CYGSEM_HAL_VIRTUAL_VECTOR_DIAG
 567
 568 #include <cyg/hal/hal_stub.h>           // cyg_hal_gdb_interrupt
 569
 570 #if (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 2)
 571 #define __BASE ((void*)UART1_BASE_ADDR)
 572 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART1
 573 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 3)
 574 #define __BASE ((void*)UART2_BASE_ADDR)
 575 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART2
 576 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 4)
 577 #define __BASE ((void*)UART3_BASE_ADDR)
 578 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART3
 579 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 5)
 580 #define __BASE ((void*)UART4_BASE_ADDR)
 581 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART4
 582 #elif (CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL == 6)
 583 #define __BASE ((void*)UART5_BASE_ADDR)
 584 #define CYGHWR_HAL_GDB_PORT_VECTOR CYGNUM_HAL_INTERRUPT_UART5
 585 #endif
 586
 587 #ifdef __BASE
 588
 589 #ifdef CYGSEM_HAL_ROM_MONITOR
 590 #define CYG_HAL_STARTUP_ROM
 591 #define CYG_HAL_STARTUP_ROMRAM
 592 #undef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 593 #endif
 594
 595 #if (defined(CYG_HAL_STARTUP_ROM) || defined(CYG_HAL_STARTUP_ROMRAM)) && !defined(CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS)
 596 #define HAL_DIAG_USES_HARDWARE
 597 #elif !defined(CYGDBG_HAL_DIAG_TO_DEBUG_CHAN)
 598 #define HAL_DIAG_USES_HARDWARE
 599 #elif CYGNUM_HAL_VIRTUAL_VECTOR_CONSOLE_CHANNEL != CYGNUM_HAL_VIRTUAL_VECTOR_DEBUG_CHANNEL
 600 #define HAL_DIAG_USES_HARDWARE
 601 #endif
 602
 603 static channel_data_t channel = {
 604     (volatile struct mxc_serial*)__BASE, 0, CYGHWR_HAL_GDB_PORT_VECTOR
 605 };
 606
 607 #ifdef HAL_DIAG_USES_HARDWARE
 608
 609 void hal_diag_init(void)
 610 {
 611     static int init = 0;
 612     char *msg = "\n\rARM eCos\n\r";
 613     cyg_uint8 lcr;
 614
 615     if (init++) return;
 616
 617     init_serial_channel(&channel);
 618
 619     while (*msg) hal_diag_write_char(*msg++);
 620 }
 621
 622 #ifdef DEBUG_DIAG
 623 #ifndef CYG_HAL_STARTUP_ROM
 624 #define DIAG_BUFSIZE 2048
 625 static char diag_buffer[DIAG_BUFSIZE];
 626 static int diag_bp = 0;
 627 #endif
 628 #endif
 629
 630 void hal_diag_write_char(char c)
 631 {
 632 #ifdef DEBUG_DIAG
 633 #ifndef CYG_HAL_STARTUP_ROM
 634     diag_buffer[diag_bp++] = c;
 635     if (diag_bp == sizeof(diag_buffer)) diag_bp = 0;
 636 #endif
 637 #endif
 638     cyg_hal_plf_serial_putc(&channel, c);
 639 }
 640
 641 void hal_diag_read_char(char *c)
 642 {
 643     *c = cyg_hal_plf_serial_getc(&channel);
 644 }
 645
 646 #else // not HAL_DIAG_USES_HARDWARE - it uses GDB protocol
 647
 648 void hal_diag_read_char(char *c)
 649 {
 650     *c = cyg_hal_plf_serial_getc(&channel);
 651 }
 652
 653 void hal_diag_write_char(char c)
 654 {
 655     static char line[100];
 656     static int pos = 0;
 657
 658     // FIXME: Some LED blinking might be nice right here.
 659
 660     // No need to send CRs
 661     if( c == '\r' ) return;
 662
 663     line[pos++] = c;
 664
 665         if (c == '\n' || pos == sizeof(line)) {
 666         CYG_INTERRUPT_STATE old;
 667
 668         // Disable interrupts. This prevents GDB trying to interrupt us
 669         // while we are in the middle of sending a packet. The serial
 670         // receive interrupt will be seen when we re-enable interrupts
 671         // later.
 672
 673 #ifdef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 674         CYG_HAL_GDB_ENTER_CRITICAL_IO_REGION(old);
 675 #else
 676         HAL_DISABLE_INTERRUPTS(old);
 677 #endif
 678
 679         while (1) {
 680             static char hex[] = "0123456789ABCDEF";
 681             cyg_uint8 csum = 0;
 682             int i;
 683 #ifndef CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 684             char c1;
 685 #endif
 686             cyg_hal_plf_serial_putc(&channel, '$');
 687             cyg_hal_plf_serial_putc(&channel, 'O');
 688             csum += 'O';
 689             for(i = 0; i < pos; i++) {
 690                 char ch = line[i];
 691                 char h = hex[(ch>>4)&0xF];
 692                 char l = hex[ch&0xF];
 693                 cyg_hal_plf_serial_putc(&channel, h);
 694                 cyg_hal_plf_serial_putc(&channel, l);
 695                 csum += h;
 696                 csum += l;
 697             }
 698             cyg_hal_plf_serial_putc(&channel, '#');
 699             cyg_hal_plf_serial_putc(&channel, hex[(csum>>4)&0xF]);
 700             cyg_hal_plf_serial_putc(&channel, hex[csum&0xF]);
 701
 702 #ifdef CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 703
 704             break; // regardless
 705
 706 #else // not CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT Ie. usually...
 707
 708             // Wait for the ACK character '+' from GDB here and handle
 709             // receiving a ^C instead.  This is the reason for this clause
 710             // being a loop.
 711             c1 = cyg_hal_plf_serial_getc(&channel);
 712
 713             if( c1 == '+' )
 714                 break;              // a good acknowledge
 715
 716 #ifdef CYGDBG_HAL_DEBUG_GDB_BREAK_SUPPORT
 717             cyg_drv_interrupt_acknowledge(CYGHWR_HAL_GDB_PORT_VECTOR);
 718             if( c1 == 3 ) {
 719                 // Ctrl-C: breakpoint.
 720                 cyg_hal_gdb_interrupt(
 721                     (target_register_t)__builtin_return_address(0) );
 722                 break;
 723             }
 724 #endif // CYGDBG_HAL_DEBUG_GDB_BREAK_SUPPORT
 725
 726 #endif // ! CYGDBG_HAL_DEBUG_GDB_CTRLC_SUPPORT
 727             // otherwise, loop round again
 728         }
 729
 730         pos = 0;
 731
 732         // And re-enable interrupts
 733 #ifdef CYGDBG_HAL_DEBUG_GDB_INCLUDE_STUBS
 734         CYG_HAL_GDB_LEAVE_CRITICAL_IO_REGION(old);
 735 #else
 736         HAL_RESTORE_INTERRUPTS(old);
 737 #endif
 738
 739     }
 740 }
 741 #endif
 742
 743 #endif // __BASE
 744
 745 #endif // !CYGSEM_HAL_VIRTUAL_VECTOR_DIAG
 746
 747 /*---------------------------------------------------------------------------*/
 748 /* End of hal_diag.c */