packages/hal/mn10300/am31/v2_0/include/var_cache.h

   1 #ifndef CYGONCE_VAR_CACHE_H
   2 #define CYGONCE_VAR_CACHE_H
   3
   4 //=============================================================================
   5 //
   6 //      var_cache.h
   7 //
   8 //      HAL cache control API
   9 //
  10 //=============================================================================
  11 //####ECOSGPLCOPYRIGHTBEGIN####
  12 // -------------------------------------------
  13 // This file is part of eCos, the Embedded Configurable Operating System.
  14 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  15 //
  16 // eCos is free software; you can redistribute it and/or modify it under
  17 // the terms of the GNU General Public License as published by the Free
  18 // Software Foundation; either version 2 or (at your option) any later version.
  19 //
  20 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  21 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  22 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  23 // for more details.
  24 //
  25 // You should have received a copy of the GNU General Public License along
  26 // with eCos; if not, write to the Free Software Foundation, Inc.,
  27 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  28 //
  29 // As a special exception, if other files instantiate templates or use macros
  30 // or inline functions from this file, or you compile this file and link it
  31 // with other works to produce a work based on this file, this file does not
  32 // by itself cause the resulting work to be covered by the GNU General Public
  33 // License. However the source code for this file must still be made available
  34 // in accordance with section (3) of the GNU General Public License.
  35 //
  36 // This exception does not invalidate any other reasons why a work based on
  37 // this file might be covered by the GNU General Public License.
  38 //
  39 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  40 // at http://sources.redhat.com/ecos/ecos-license/
  41 // -------------------------------------------
  42 //####ECOSGPLCOPYRIGHTEND####
  43 //=============================================================================
  44 //#####DESCRIPTIONBEGIN####
  45 //
  46 // Author(s):   nickg
  47 // Contributors:        nickg
  48 // Date:        1998-02-17
  49 // Purpose:     Cache control API
  50 // Description: The macros defined here provide the HAL APIs for handling
  51 //              cache control operations.
  52 // Usage:
  53 //              #include <cyg/hal/var_cache.h>
  54 //              ...
  55 //
  56 //
  57 //####DESCRIPTIONEND####
  58 //
  59 //=============================================================================
  60
  61 #include <pkgconf/hal.h>
  62 #include <cyg/infra/cyg_type.h>
  63
  64 //#include <cyg/hal/plf_cache.h>
  65
  66 //=============================================================================
  67 // MN103002 implementation
  68
  69 //-----------------------------------------------------------------------------
  70 // Cache dimensions
  71
  72
  73 // Data cache
  74 #define HAL_DCACHE_SIZE                 4096    // Size of data cache in bytes
  75 #define HAL_DCACHE_LINE_SIZE            16      // Size of a data cache line
  76 #define HAL_DCACHE_WAYS                 2       // Associativity of the cache
  77
  78 // Instruction cache
  79 #define HAL_ICACHE_SIZE                 4096    // Size of cache in bytes
  80 #define HAL_ICACHE_LINE_SIZE            16      // Size of a cache line
  81 #define HAL_ICACHE_WAYS                 2       // Associativity of the cache
  82
  83 #define HAL_DCACHE_SETS (HAL_DCACHE_SIZE/(HAL_DCACHE_LINE_SIZE*HAL_DCACHE_WAYS))
  84 #define HAL_ICACHE_SETS (HAL_ICACHE_SIZE/(HAL_ICACHE_LINE_SIZE*HAL_ICACHE_WAYS))
  85
  86 //-----------------------------------------------------------------------------
  87 // Control registers
  88
  89 #define HAL_CHCTR               ((volatile CYG_ADDRWORD *)0x20000070)
  90
  91 #define HAL_CHCTR_ICEN          0x0001
  92 #define HAL_CHCTR_DCEN          0x0002
  93 #define HAL_CHCTR_ICBUSY        0x0004
  94 #define HAL_CHCTR_DCBUSY        0x0008
  95 #define HAL_CHCTR_ICINV         0x0010
  96 #define HAL_CHCTR_DCINV         0x0020
  97 #define HAL_CHCTR_DCWTMD        0x0040
  98 #define HAL_CHCTR_ICWMD         0x0300
  99 #define HAL_CHCTR_DCWMD         0x3000
 100
 101 #define HAL_DCACHE_PURGE_WAY0   ((volatile CYG_BYTE *)0x28400000)
 102 #define HAL_DCACHE_PURGE_WAY1   ((volatile CYG_BYTE *)0x28401000)
 103
 104 //-----------------------------------------------------------------------------
 105 // Global control of data cache
 106
 107 // Enable the data cache
 108 #define HAL_DCACHE_ENABLE()                     \
 109 {                                               \
 110     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 111     chctr |= HAL_CHCTR_DCEN;                    \
 112     *HAL_CHCTR = chctr;                         \
 113 }
 114
 115 // Disable the data cache
 116 #define HAL_DCACHE_DISABLE()                    \
 117 {                                               \
 118     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 119     chctr &= ~HAL_CHCTR_DCEN;                   \
 120     *HAL_CHCTR = chctr;                         \
 121     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 122 }
 123
 124 // Query the state of the data cache
 125 #define HAL_DCACHE_IS_ENABLED(_state_)          \
 126 {                                               \
 127     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 128     _state_ = (0 != (chctr & HAL_CHCTR_DCEN));  \
 129 }
 130
 131 // Invalidate the entire cache
 132 #define HAL_DCACHE_INVALIDATE_ALL()             \
 133 {                                               \
 134     register CYG_ADDRWORD chctr;                \
 135     register CYG_ADDRWORD state;                \
 136     HAL_DCACHE_IS_ENABLED(state);               \
 137     if (state)                                  \
 138         HAL_DCACHE_DISABLE();                   \
 139     chctr = *HAL_CHCTR;                         \
 140     chctr |= HAL_CHCTR_DCINV;                   \
 141     *HAL_CHCTR = chctr;                         \
 142     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 143     if (state)                                  \
 144         HAL_DCACHE_ENABLE();                    \
 145 }
 146
 147 // Synchronize the contents of the cache with memory.
 148 #define HAL_DCACHE_SYNC() HAL_DCACHE_STORE( 0, HAL_DCACHE_SIZE/HAL_DCACHE_WAYS )
 149
 150 // Set the data cache refill burst size
 151 //#define HAL_DCACHE_BURST_SIZE(_size_)
 152
 153 // Set the data cache write mode
 154 #define HAL_DCACHE_WRITE_MODE( _mode_ )         \
 155 {                                               \
 156     register CYG_ADDRWORD chctr;                \
 157     register CYG_ADDRWORD state;                \
 158     HAL_DCACHE_IS_ENABLED(state);               \
 159     if (state)                                  \
 160         HAL_DCACHE_DISABLE();                   \
 161     chctr = *HAL_CHCTR;                         \
 162     chctr |= HAL_CHCTR_DCWTMD*(_mode_);         \
 163     *HAL_CHCTR = chctr;                         \
 164     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 165     if (state)                                  \
 166         HAL_DCACHE_ENABLE();                    \
 167 }
 168
 169 #define HAL_DCACHE_WRITEBACK_MODE       0
 170 #define HAL_DCACHE_WRITETHRU_MODE       1
 171
 172 // Load the contents of the given address range into the data cache
 173 // and then lock the cache so that it stays there.
 174 //#define HAL_DCACHE_LOCK(_base_, _size_)
 175
 176 // Undo a previous lock operation
 177 //#define HAL_DCACHE_UNLOCK(_base_, _size_)
 178
 179 // Unlock entire cache
 180 //#define HAL_DCACHE_UNLOCK_ALL()
 181
 182 //-----------------------------------------------------------------------------
 183 // Data cache line control
 184
 185 // Allocate cache lines for the given address range without reading its
 186 // contents from memory.
 187 //#define HAL_DCACHE_ALLOCATE( _base_ , _size_ )
 188
 189 // Write dirty cache lines to memory and invalidate the cache entries
 190 // for the given address range.
 191 //#define HAL_DCACHE_FLUSH( _base_ , _size_ )
 192
 193 // Invalidate cache lines in the given range without writing to memory.
 194 //#define HAL_DCACHE_INVALIDATE( _base_ , _size_ )
 195
 196 // Write dirty cache lines to memory for the given address range.
 197
 198 // This functionality requires 4 register variables. To prevent register
 199 // spilling, put the code in a separate function.
 200 externC void cyg_hal_dcache_store(CYG_ADDRWORD base, int size);
 201
 202 #define HAL_DCACHE_STORE( _base_ , _size_ ) \
 203     cyg_hal_dcache_store((CYG_ADDRWORD)(_base_), (int)(_size_))
 204
 205 // Preread the given range into the cache with the intention of reading
 206 // from it later.
 207 //#define HAL_DCACHE_READ_HINT( _base_ , _size_ )
 208
 209 // Preread the given range into the cache with the intention of writing
 210 // to it later.
 211 //#define HAL_DCACHE_WRITE_HINT( _base_ , _size_ )
 212
 213 // Allocate and zero the cache lines associated with the given range.
 214 //#define HAL_DCACHE_ZERO( _base_ , _size_ )
 215
 216 //-----------------------------------------------------------------------------
 217 // Global control of Instruction cache
 218
 219 // Enable the instruction cache
 220 #define HAL_ICACHE_ENABLE()                     \
 221 {                                               \
 222     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 223     chctr |= HAL_CHCTR_ICEN;                    \
 224     *HAL_CHCTR = chctr;                         \
 225 }
 226
 227 // Disable the instruction cache
 228 #define HAL_ICACHE_DISABLE()                    \
 229 {                                               \
 230     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 231     chctr &= ~HAL_CHCTR_ICEN;                   \
 232     *HAL_CHCTR = chctr;                         \
 233     while( HAL_CHCTR_ICBUSY & *HAL_CHCTR );     \
 234 }
 235
 236 // Query the state of the instruction cache
 237 #define HAL_ICACHE_IS_ENABLED(_state_)          \
 238 {                                               \
 239     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 240     _state_ = (0 != (chctr & HAL_CHCTR_ICEN));  \
 241 }
 242
 243 // Invalidate the entire cache
 244 #define HAL_ICACHE_INVALIDATE_ALL()             \
 245 {                                               \
 246     register CYG_ADDRWORD chctr;                \
 247     register CYG_ADDRWORD state;                \
 248     HAL_ICACHE_IS_ENABLED(state);               \
 249     if (state)                                  \
 250         HAL_ICACHE_DISABLE();                   \
 251     chctr = *HAL_CHCTR;                         \
 252     chctr |= HAL_CHCTR_ICINV;                   \
 253     *HAL_CHCTR = chctr;                         \
 254     while( HAL_CHCTR_ICBUSY & *HAL_CHCTR );     \
 255     if (state)                                  \
 256         HAL_ICACHE_ENABLE();                    \
 257 }
 258
 259 // Synchronize the contents of the cache with memory.
 260 #define HAL_ICACHE_SYNC()
 261
 262 // Set the instruction cache refill burst size
 263 //#define HAL_ICACHE_BURST_SIZE(_size_)
 264
 265 // Load the contents of the given address range into the instruction cache
 266 // and then lock the cache so that it stays there.
 267 //#define HAL_ICACHE_LOCK(_base_, _size_)
 268
 269 // Undo a previous lock operation
 270 //#define HAL_ICACHE_UNLOCK(_base_, _size_)
 271
 272 // Unlock entire cache
 273 //#define HAL_ICACHE_UNLOCK_ALL()
 274
 275 //-----------------------------------------------------------------------------
 276 // Instruction cache line control
 277
 278 // Invalidate cache lines in the given range without writing to memory.
 279 //#define HAL_ICACHE_INVALIDATE( _base_ , _size_ )
 280
 281 //-----------------------------------------------------------------------------
 282 #endif // ifndef CYGONCE_VAR_CACHE_H
 283 // End of var_cache.h