packages/hal/mn10300/am33/v2_0/include/var_cache.h

   1 #ifndef CYGONCE_VAR_CACHE_H
   2 #define CYGONCE_VAR_CACHE_H
   3
   4 //=============================================================================
   5 //
   6 //      var_cache.h
   7 //
   8 //      HAL cache control API
   9 //
  10 //=============================================================================
  11 //####ECOSGPLCOPYRIGHTBEGIN####
  12 // -------------------------------------------
  13 // This file is part of eCos, the Embedded Configurable Operating System.
  14 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  15 //
  16 // eCos is free software; you can redistribute it and/or modify it under
  17 // the terms of the GNU General Public License as published by the Free
  18 // Software Foundation; either version 2 or (at your option) any later version.
  19 //
  20 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  21 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  22 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  23 // for more details.
  24 //
  25 // You should have received a copy of the GNU General Public License along
  26 // with eCos; if not, write to the Free Software Foundation, Inc.,
  27 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  28 //
  29 // As a special exception, if other files instantiate templates or use macros
  30 // or inline functions from this file, or you compile this file and link it
  31 // with other works to produce a work based on this file, this file does not
  32 // by itself cause the resulting work to be covered by the GNU General Public
  33 // License. However the source code for this file must still be made available
  34 // in accordance with section (3) of the GNU General Public License.
  35 //
  36 // This exception does not invalidate any other reasons why a work based on
  37 // this file might be covered by the GNU General Public License.
  38 //
  39 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  40 // at http://sources.redhat.com/ecos/ecos-license/
  41 // -------------------------------------------
  42 //####ECOSGPLCOPYRIGHTEND####
  43 //=============================================================================
  44 //#####DESCRIPTIONBEGIN####
  45 //
  46 // Author(s):   nickg
  47 // Contributors:        nickg, dmoseley
  48 // Date:        1998-02-17
  49 // Purpose:     Cache control API
  50 // Description: The macros defined here provide the HAL APIs for handling
  51 //              cache control operations.
  52 // Usage:
  53 //              #include <cyg/hal/var_cache.h>
  54 //              ...
  55 //
  56 //
  57 //####DESCRIPTIONEND####
  58 //
  59 //=============================================================================
  60
  61 #include <pkgconf/hal.h>
  62 #include <cyg/infra/cyg_type.h>
  63
  64 //#include <cyg/hal/plf_cache.h>
  65
  66 //=============================================================================
  67 // AM33 implementation
  68
  69 //-----------------------------------------------------------------------------
  70 // Cache dimensions
  71
  72
  73 // Data cache
  74 #define HAL_DCACHE_SIZE                 4096    // Size of data cache in bytes
  75 #define HAL_DCACHE_LINE_SIZE            16      // Size of a data cache line
  76 #define HAL_DCACHE_WAYS                 4       // Associativity of the cache
  77
  78 // Instruction cache
  79 #define HAL_ICACHE_SIZE                 8192    // Size of cache in bytes
  80 #define HAL_ICACHE_LINE_SIZE            16      // Size of a cache line
  81 #define HAL_ICACHE_WAYS                 4       // Associativity of the cache
  82
  83 #define HAL_DCACHE_SETS (HAL_DCACHE_SIZE/(HAL_DCACHE_LINE_SIZE*HAL_DCACHE_WAYS))
  84 #define HAL_ICACHE_SETS (HAL_ICACHE_SIZE/(HAL_ICACHE_LINE_SIZE*HAL_ICACHE_WAYS))
  85
  86 //-----------------------------------------------------------------------------
  87 // Control registers
  88
  89 #define HAL_CHCTR               ((volatile CYG_ADDRWORD *)0xC0000070)
  90
  91 #define HAL_CHCTR_ICEN          0x0001
  92 #define HAL_CHCTR_DCEN          0x0002
  93 #define HAL_CHCTR_ICBUSY        0x0004
  94 #define HAL_CHCTR_DCBUSY        0x0008
  95 #define HAL_CHCTR_ICINV         0x0010
  96 #define HAL_CHCTR_DCINV         0x0020
  97 #define HAL_CHCTR_DCWTMD        0x0040
  98 #define HAL_CHCTR_ICWMD         0x0300
  99 #define HAL_CHCTR_DCWMD         0x3000
 100
 101 #define HAL_DCACHE_PURGE_WAY0   ((volatile CYG_BYTE *)0xC8400000)
 102 #define HAL_DCACHE_PURGE_WAY1   ((volatile CYG_BYTE *)0xC8401000)
 103 #define HAL_DCACHE_PURGE_WAY2   ((volatile CYG_BYTE *)0xC8402000)
 104 #define HAL_DCACHE_PURGE_WAY3   ((volatile CYG_BYTE *)0xC8403000)
 105
 106 //-----------------------------------------------------------------------------
 107 // Global control of data cache
 108
 109 // Enable the data cache
 110 #define HAL_DCACHE_ENABLE()                     \
 111 {                                               \
 112     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 113     chctr |= HAL_CHCTR_DCEN;                    \
 114     *HAL_CHCTR = chctr;                         \
 115 }
 116
 117 // Disable the data cache
 118 #define HAL_DCACHE_DISABLE()                    \
 119 {                                               \
 120     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 121     chctr &= ~HAL_CHCTR_DCEN;                   \
 122     *HAL_CHCTR = chctr;                         \
 123     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 124 }
 125
 126 // Query the state of the data cache
 127 #define HAL_DCACHE_IS_ENABLED(_state_)          \
 128 {                                               \
 129     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 130     _state_ = (0 != (chctr & HAL_CHCTR_DCEN));  \
 131 }
 132
 133 // Invalidate the entire cache
 134 #define HAL_DCACHE_INVALIDATE_ALL()             \
 135 {                                               \
 136     register CYG_ADDRWORD chctr;                \
 137     register CYG_ADDRWORD state;                \
 138     HAL_DCACHE_IS_ENABLED(state);               \
 139     if (state)                                  \
 140         HAL_DCACHE_DISABLE();                   \
 141     chctr = *HAL_CHCTR;                         \
 142     chctr |= HAL_CHCTR_DCINV;                   \
 143     *HAL_CHCTR = chctr;                         \
 144     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 145     if (state)                                  \
 146         HAL_DCACHE_ENABLE();                    \
 147 }
 148
 149 // Synchronize the contents of the cache with memory.
 150 #define HAL_DCACHE_SYNC() HAL_DCACHE_STORE( 0, HAL_DCACHE_SIZE )
 151
 152 // Set the data cache refill burst size
 153 //#define HAL_DCACHE_BURST_SIZE(_size_)
 154
 155 // Set the data cache write mode
 156 #define HAL_DCACHE_WRITE_MODE( _mode_ )         \
 157 {                                               \
 158     register CYG_ADDRWORD chctr;                \
 159     register CYG_ADDRWORD state;                \
 160     HAL_DCACHE_IS_ENABLED(state);               \
 161     if (state)                                  \
 162         HAL_DCACHE_DISABLE();                   \
 163     chctr = *HAL_CHCTR;                         \
 164     chctr &= ~HAL_CHCTR_DCWTMD;                 \
 165     chctr |= HAL_CHCTR_DCWTMD*(_mode_);         \
 166     *HAL_CHCTR = chctr;                         \
 167     while( HAL_CHCTR_DCBUSY & *HAL_CHCTR );     \
 168     if (state)                                  \
 169         HAL_DCACHE_ENABLE();                    \
 170 }
 171
 172 #define HAL_DCACHE_WRITEBACK_MODE       0
 173 #define HAL_DCACHE_WRITETHRU_MODE       1
 174
 175 // Load the contents of the given address range into the data cache
 176 // and then lock the cache so that it stays there.
 177 //#define HAL_DCACHE_LOCK(_base_, _size_)
 178
 179 // Undo a previous lock operation
 180 //#define HAL_DCACHE_UNLOCK(_base_, _size_)
 181
 182 // Unlock entire cache
 183 //#define HAL_DCACHE_UNLOCK_ALL()
 184
 185 //-----------------------------------------------------------------------------
 186 // Data cache line control
 187
 188 // Allocate cache lines for the given address range without reading its
 189 // contents from memory.
 190 //#define HAL_DCACHE_ALLOCATE( _base_ , _size_ )
 191
 192 // Write dirty cache lines to memory and invalidate the cache entries
 193 // for the given address range.
 194 //#define HAL_DCACHE_FLUSH( _base_ , _size_ )
 195
 196 // Invalidate cache lines in the given range without writing to memory.
 197 //#define HAL_DCACHE_INVALIDATE( _base_ , _size_ )
 198
 199 // Write dirty cache lines to memory for the given address range.
 200
 201 // This functionality requires 4 register variables. To prevent register
 202 // spilling, put the code in a separate function.
 203 externC void cyg_hal_dcache_store(CYG_ADDRWORD base, int size);
 204
 205 #define HAL_DCACHE_STORE( _base_ , _size_ ) \
 206     cyg_hal_dcache_store((CYG_ADDRWORD)(_base_), (_size_))
 207
 208 // Preread the given range into the cache with the intention of reading
 209 // from it later.
 210 //#define HAL_DCACHE_READ_HINT( _base_ , _size_ )
 211
 212 // Preread the given range into the cache with the intention of writing
 213 // to it later.
 214 //#define HAL_DCACHE_WRITE_HINT( _base_ , _size_ )
 215
 216 // Allocate and zero the cache lines associated with the given range.
 217 //#define HAL_DCACHE_ZERO( _base_ , _size_ )
 218
 219 //-----------------------------------------------------------------------------
 220 // Global control of Instruction cache
 221
 222 // Enable the instruction cache
 223 #define HAL_ICACHE_ENABLE()                     \
 224 {                                               \
 225     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 226     chctr |= HAL_CHCTR_ICEN;                    \
 227     *HAL_CHCTR = chctr;                         \
 228 }
 229
 230 // Disable the instruction cache
 231 #define HAL_ICACHE_DISABLE()                    \
 232 {                                               \
 233     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 234     chctr &= ~HAL_CHCTR_ICEN;                   \
 235     *HAL_CHCTR = chctr;                         \
 236     while( HAL_CHCTR_ICBUSY & *HAL_CHCTR );     \
 237 }
 238
 239 // Query the state of the instruction cache
 240 #define HAL_ICACHE_IS_ENABLED(_state_)          \
 241 {                                               \
 242     register CYG_ADDRWORD chctr = *HAL_CHCTR;   \
 243     _state_ = (0 != (chctr & HAL_CHCTR_ICEN));  \
 244 }
 245
 246 // Invalidate the entire cache
 247 #define HAL_ICACHE_INVALIDATE_ALL()             \
 248 {                                               \
 249     register CYG_ADDRWORD chctr;                \
 250     register CYG_ADDRWORD state;                \
 251     HAL_ICACHE_IS_ENABLED(state);               \
 252     if (state)                                  \
 253         HAL_ICACHE_DISABLE();                   \
 254     chctr = *HAL_CHCTR;                         \
 255     chctr |= HAL_CHCTR_ICINV;                   \
 256     *HAL_CHCTR = chctr;                         \
 257     while( HAL_CHCTR_ICBUSY & *HAL_CHCTR );     \
 258     if (state)                                  \
 259         HAL_ICACHE_ENABLE();                    \
 260 }
 261
 262 // Synchronize the contents of the cache with memory.
 263 #define HAL_ICACHE_SYNC() HAL_ICACHE_INVALIDATE_ALL()
 264
 265 // Set the instruction cache refill burst size
 266 //#define HAL_ICACHE_BURST_SIZE(_size_)
 267
 268 // Load the contents of the given address range into the instruction cache
 269 // and then lock the cache so that it stays there.
 270 //#define HAL_ICACHE_LOCK(_base_, _size_)
 271
 272 // Undo a previous lock operation
 273 //#define HAL_ICACHE_UNLOCK(_base_, _size_)
 274
 275 // Unlock entire cache
 276 //#define HAL_ICACHE_UNLOCK_ALL()
 277
 278 //-----------------------------------------------------------------------------
 279 // Instruction cache line control
 280
 281 // Invalidate cache lines in the given range without writing to memory.
 282 //#define HAL_ICACHE_INVALIDATE( _base_ , _size_ )
 283
 284 //-----------------------------------------------------------------------------
 285 // flash caching control
 286 #ifdef CYGSEM_HAL_UNCACHED_FLASH_ACCESS
 287 #define HAL_FLASH_CACHES_OFF(_d_, _i_)          \
 288     CYG_MACRO_START                             \
 289     _d_ = 0; /* avoids warning */               \
 290     _i_ = 0; /* avoids warning */               \
 291     CYG_MACRO_END
 292
 293 #define HAL_FLASH_CACHES_ON(_d_, _i_)           \
 294     CYG_MACRO_START                             \
 295     CYG_MACRO_END
 296 #endif
 297
 298 //-----------------------------------------------------------------------------
 299 #endif // ifndef CYGONCE_VAR_CACHE_H
 300 // End of var_cache.h