include/configs/P2020DS.h

   1 /*
   2  * Copyright 2007-2011 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * p2020ds board configuration file
  25  *
  26  */
  27 #ifndef __CONFIG_H
  28 #define __CONFIG_H
  29
  30 #include "../board/freescale/common/ics307_clk.h"
  31
  32 #ifdef CONFIG_36BIT
  33 #define CONFIG_PHYS_64BIT
  34 #endif
  35
  36 /* High Level Configuration Options */
  37 #define CONFIG_BOOKE            1       /* BOOKE */
  38 #define CONFIG_E500             1       /* BOOKE e500 family */
  39 #define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48 */
  40 #define CONFIG_P2020            1
  41 #define CONFIG_P2020DS          1
  42 #define CONFIG_MP               1       /* support multiple processors */
  43
  44 #ifndef CONFIG_SYS_TEXT_BASE
  45 #define CONFIG_SYS_TEXT_BASE    0xeff80000
  46 #endif
  47
  48 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  49 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  50 #endif
  51
  52 #define CONFIG_SYS_SRIO
  53 #define CONFIG_SRIO1                    /* SRIO port 1 */
  54 #define CONFIG_SRIO2                    /* SRIO port 2 */
  55
  56 #define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
  57 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
  58 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
  59 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
  60 #define CONFIG_PCIE3            1       /* PCIE controler 3 (ULI bridge) */
  61 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  62 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
  63 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  64
  65 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  66 #define CONFIG_E1000            1       /* Defind e1000 pci Ethernet card*/
  67
  68 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  69 #define CONFIG_ENV_OVERWRITE
  70
  71 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk() /* sysclk for MPC85xx */
  72 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk() /* ddrclk for MPC85xx */
  73 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
  74
  75 /*
  76  * These can be toggled for performance analysis, otherwise use default.
  77  */
  78 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  79 #define CONFIG_BTB                      /* toggle branch predition */
  80
  81 #define CONFIG_BOARD_EARLY_INIT_F       /* Call board_pre_init */
  82
  83 #define CONFIG_ENABLE_36BIT_PHYS        1
  84
  85 #ifdef CONFIG_PHYS_64BIT
  86 #define CONFIG_ADDR_MAP                 1
  87 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
  88 #endif
  89
  90 #define CONFIG_POST CONFIG_SYS_POST_MEMORY      /* test POST memory test */
  91 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
  92 #define CONFIG_SYS_MEMTEST_END          0x00400000
  93 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  94
  95 /*
  96  * Base addresses -- Note these are effective addresses where the
  97  * actual resources get mapped (not physical addresses)
  98  */
  99 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
 100 #define CONFIG_SYS_CCSRBAR              0xffe00000      /* relocated CCSRBAR */
 101 #ifdef CONFIG_PHYS_64BIT
 102 #define CONFIG_SYS_CCSRBAR_PHYS         0xfffe00000ull  /* physical addr of CCSRBAR */
 103 #else
 104 #define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
 105 #endif
 106 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
 107
 108 /* DDR Setup */
 109 #define CONFIG_VERY_BIG_RAM
 110 #ifdef CONFIG_DDR2
 111 #define CONFIG_FSL_DDR2
 112 #else
 113 #define CONFIG_FSL_DDR3         1
 114 #endif
 115 #undef CONFIG_FSL_DDR_INTERACTIVE
 116
 117 /* ECC will be enabled based on perf_mode environment variable */
 118 /* #define      CONFIG_DDR_ECC */
 119
 120 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
 121 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 122
 123 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 124 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 125
 126 #define CONFIG_NUM_DDR_CONTROLLERS      1
 127 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 128 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 129
 130 /* I2C addresses of SPD EEPROMs */
 131 #define CONFIG_DDR_SPD
 132 #define CONFIG_SYS_SPD_BUS_NUM          0       /* SPD EEPROM located on I2C bus 0 */
 133 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
 134
 135 /* These are used when DDR doesn't use SPD.  */
 136 #define CONFIG_SYS_SDRAM_SIZE           1024            /* DDR is 1GB */
 137
 138 /* Default settings for "stable" mode */
 139 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
 140 #define CONFIG_SYS_DDR_CS1_BNDS         0x00000000
 141 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
 142 #define CONFIG_SYS_DDR_CS1_CONFIG       0x00000000
 143 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 144 #define CONFIG_SYS_DDR_TIMING_0         0x00330804
 145 #define CONFIG_SYS_DDR_TIMING_1         0x6f6b4846
 146 #define CONFIG_SYS_DDR_TIMING_2         0x0fa890d4
 147 #define CONFIG_SYS_DDR_MODE_1           0x00421422
 148 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 149 #define CONFIG_SYS_DDR_MODE_CTRL        0x00000000
 150 #define CONFIG_SYS_DDR_INTERVAL         0x61800100
 151 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 152 #define CONFIG_SYS_DDR_CLK_CTRL         0x02000000
 153 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 154 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 155 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 156 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x8655A608
 157 #define CONFIG_SYS_DDR_CONTROL          0xE7000000 /* Type = DDR3: ECC enabled, No Interleaving */
 158 #define CONFIG_SYS_DDR_CONTROL2         0x24400011
 159 #define CONFIG_SYS_DDR_CDR1             0x00040000
 160 #define CONFIG_SYS_DDR_CDR2             0x00000000
 161
 162 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 163 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 164 #define CONFIG_SYS_DDR_SBE              0x00010000
 165
 166 /* Settings that differ for "performance" mode */
 167 #define CONFIG_SYS_DDR_CS0_BNDS_PERF            0x0000007F /* Interleaving Enabled */
 168 #define CONFIG_SYS_DDR_CS1_BNDS_PERF            0x00000000 /* Interleaving Enabled */
 169 #define CONFIG_SYS_DDR_CS1_CONFIG_PERF  0x80014202
 170 #define CONFIG_SYS_DDR_TIMING_1_PERF            0x5d5b4543
 171 #define CONFIG_SYS_DDR_TIMING_2_PERF            0x0fa890ce
 172 #define CONFIG_SYS_DDR_CONTROL_PERF             0xC7004000 /* Type = DDR3: ECC disabled, cs0-cs1 interleaving */
 173
 174 /*
 175  * The following set of values were tested for DDR2
 176  * with a DDR3 to DDR2 interposer
 177  *
 178 #define CONFIG_SYS_DDR_TIMING_3         0x00000000
 179 #define CONFIG_SYS_DDR_TIMING_0         0x00260802
 180 #define CONFIG_SYS_DDR_TIMING_1         0x3935d322
 181 #define CONFIG_SYS_DDR_TIMING_2         0x14904cc8
 182 #define CONFIG_SYS_DDR_MODE_1           0x00480432
 183 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 184 #define CONFIG_SYS_DDR_INTERVAL         0x06180100
 185 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 186 #define CONFIG_SYS_DDR_CLK_CTRL         0x03800000
 187 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
 188 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 189 #define CONFIG_SYS_DDR_CONTROL          0xC3008000
 190 #define CONFIG_SYS_DDR_CONTROL2         0x04400010
 191  *
 192  */
 193
 194 #undef CONFIG_CLOCKS_IN_MHZ
 195
 196 /*
 197  * Memory map
 198  *
 199  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 200  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 201  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 202  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 203  *
 204  * Localbus cacheable (TBD)
 205  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
 206  *
 207  * Localbus non-cacheable
 208  * 0xe000_0000  0xe80f_ffff     Promjet/free            128M non-cacheable
 209  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
 210  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 211  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
 212  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 213  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
 214  */
 215
 216 /*
 217  * Local Bus Definitions
 218  */
 219 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
 220 #ifdef CONFIG_PHYS_64BIT
 221 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
 222 #else
 223 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 224 #endif
 225
 226 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000)) | BR_PS_16 | BR_V)
 227 #define CONFIG_FLASH_OR_PRELIM  0xf8000ff7
 228
 229 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 230 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
 231
 232 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 233 #define CONFIG_SYS_FLASH_QUIET_TEST
 234 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
 235
 236 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 237 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 238 #undef  CONFIG_SYS_FLASH_CHECKSUM
 239 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
 240 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
 241
 242 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 243
 244 #define CONFIG_FLASH_CFI_DRIVER
 245 #define CONFIG_SYS_FLASH_CFI
 246 #define CONFIG_SYS_FLASH_EMPTY_INFO
 247 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 248
 249 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 250
 251 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 252 #define CONFIG_FSL_NGPIXIS              /* use common ngPIXIS code */
 253
 254 #ifdef CONFIG_FSL_NGPIXIS
 255 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
 256 #ifdef CONFIG_PHYS_64BIT
 257 #define PIXIS_BASE_PHYS 0xfffdf0000ull
 258 #else
 259 #define PIXIS_BASE_PHYS PIXIS_BASE
 260 #endif
 261
 262 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 263 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
 264
 265 #define PIXIS_LBMAP_SWITCH      7
 266 #define PIXIS_LBMAP_MASK        0xf0
 267 #define PIXIS_LBMAP_SHIFT       4
 268 #define PIXIS_LBMAP_ALTBANK     0x20
 269 #endif
 270
 271 #define CONFIG_SYS_INIT_RAM_LOCK        1
 272 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 273 #ifdef CONFIG_PHYS_64BIT
 274 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 275 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 276 /* The assembler doesn't like typecast */
 277 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 278         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 279           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 280 #else
 281 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR /* Initial L1 address */
 282 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 283 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 284 #endif
 285 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000      /* Size of used area in RAM */
 286
 287 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 288 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 289
 290 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 291 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
 292
 293 #define CONFIG_SYS_NAND_BASE            0xffa00000
 294 #ifdef CONFIG_PHYS_64BIT
 295 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
 296 #else
 297 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 298 #endif
 299 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE,\
 300                                 CONFIG_SYS_NAND_BASE + 0x40000, \
 301                                 CONFIG_SYS_NAND_BASE + 0x80000,\
 302                                 CONFIG_SYS_NAND_BASE + 0xC0000}
 303 #define CONFIG_SYS_MAX_NAND_DEVICE      4
 304 #define CONFIG_MTD_NAND_VERIFY_WRITE
 305 #define CONFIG_CMD_NAND                 1
 306 #define CONFIG_NAND_FSL_ELBC            1
 307 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 308
 309 /* NAND flash config */
 310 #define CONFIG_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 311                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 312                                 | BR_PS_8               /* Port Size = 8bit */ \
 313                                 | BR_MS_FCM             /* MSEL = FCM */ \
 314                                 | BR_V)                 /* valid */
 315 #define CONFIG_NAND_OR_PRELIM  (0xFFFC0000              /* length 256K */ \
 316                                 | OR_FCM_PGS            /* Large Page*/ \
 317                                 | OR_FCM_CSCT \
 318                                 | OR_FCM_CST \
 319                                 | OR_FCM_CHT \
 320                                 | OR_FCM_SCY_1 \
 321                                 | OR_FCM_TRLX \
 322                                 | OR_FCM_EHTR)
 323
 324 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 325 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 326 #define CONFIG_SYS_BR2_PRELIM  CONFIG_NAND_BR_PRELIM  /* NAND Base Address */
 327 #define CONFIG_SYS_OR2_PRELIM  CONFIG_NAND_OR_PRELIM  /* NAND Options */
 328
 329 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x40000))\
 330                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 331                                 | BR_PS_8               /* Port Size = 8bit */ \
 332                                 | BR_MS_FCM             /* MSEL = FCM */ \
 333                                 | BR_V)                 /* valid */
 334 #define CONFIG_SYS_OR4_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 335 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x80000))\
 336                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 337                                 | BR_PS_8               /* Port Size = 8bit */ \
 338                                 | BR_MS_FCM             /* MSEL = FCM */ \
 339                                 | BR_V)                 /* valid */
 340 #define CONFIG_SYS_OR5_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 341
 342 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0xc0000))\
 343                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 344                                 | BR_PS_8               /* Port Size = 8bit */ \
 345                                 | BR_MS_FCM             /* MSEL = FCM */ \
 346                                 | BR_V)                 /* valid */
 347 #define CONFIG_SYS_OR6_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 348
 349 /* Serial Port - controlled on board with jumper J8
 350  * open - index 2
 351  * shorted - index 1
 352  */
 353 #define CONFIG_CONS_INDEX       1
 354 #define CONFIG_SYS_NS16550
 355 #define CONFIG_SYS_NS16550_SERIAL
 356 #define CONFIG_SYS_NS16550_REG_SIZE     1
 357 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 358
 359 #define CONFIG_SYS_BAUDRATE_TABLE       \
 360         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 361
 362 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 363 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 364
 365 /* Use the HUSH parser */
 366 #define CONFIG_SYS_HUSH_PARSER
 367 #ifdef  CONFIG_SYS_HUSH_PARSER
 368 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 369 #endif
 370
 371 /*
 372  * Pass open firmware flat tree
 373  */
 374 #define CONFIG_OF_LIBFDT                1
 375 #define CONFIG_OF_BOARD_SETUP           1
 376 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 377
 378 /* I2C */
 379 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 380 #define CONFIG_HARD_I2C         /* I2C with hardware support */
 381 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 382 #define CONFIG_I2C_MULTI_BUS
 383 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 384 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 385 #define CONFIG_SYS_I2C_SLAVE            0x7F
 386 #define CONFIG_SYS_I2C_NOPROBES {{0,0x29}}/* Don't probe these addrs */
 387 #define CONFIG_SYS_I2C_OFFSET           0x3000
 388 #define CONFIG_SYS_I2C2_OFFSET          0x3100
 389
 390 /*
 391  * I2C2 EEPROM
 392  */
 393 #define CONFIG_ID_EEPROM
 394 #ifdef CONFIG_ID_EEPROM
 395 #define CONFIG_SYS_I2C_EEPROM_NXID
 396 #endif
 397 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 398 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 399 #define CONFIG_SYS_EEPROM_BUS_NUM       0
 400
 401 /*
 402  * General PCI
 403  * Memory space is mapped 1-1, but I/O space must start from 0.
 404  */
 405
 406 /* controller 3, Slot 1, tgtid 3, Base address b000 */
 407 #define CONFIG_SYS_PCIE3_NAME           "Slot 1"
 408 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 409 #ifdef CONFIG_PHYS_64BIT
 410 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
 411 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
 412 #else
 413 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 414 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 415 #endif
 416 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 417 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 418 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 419 #ifdef CONFIG_PHYS_64BIT
 420 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
 421 #else
 422 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 423 #endif
 424 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 425
 426 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 427 #define CONFIG_SYS_PCIE2_NAME           "ULI"
 428 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 429 #ifdef CONFIG_PHYS_64BIT
 430 #define CONFIG_SYS_PCIE2_MEM_BUS        0xe0000000
 431 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 432 #else
 433 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 434 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 435 #endif
 436 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 437 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 438 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 439 #ifdef CONFIG_PHYS_64BIT
 440 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 441 #else
 442 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 443 #endif
 444 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 445
 446 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 447 #define CONFIG_SYS_PCIE1_NAME           "Slot 2"
 448 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 449 #ifdef CONFIG_PHYS_64BIT
 450 #define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
 451 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
 452 #else
 453 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 454 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 455 #endif
 456 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 457 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 458 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 459 #ifdef CONFIG_PHYS_64BIT
 460 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
 461 #else
 462 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 463 #endif
 464 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 465
 466 #if defined(CONFIG_PCI)
 467
 468 /*PCIE video card used*/
 469 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
 470
 471 /* video */
 472 #define CONFIG_VIDEO
 473
 474 #if defined(CONFIG_VIDEO)
 475 #define CONFIG_BIOSEMU
 476 #define CONFIG_CFB_CONSOLE
 477 #define CONFIG_VIDEO_SW_CURSOR
 478 #define CONFIG_VGA_AS_SINGLE_DEVICE
 479 #define CONFIG_ATI_RADEON_FB
 480 #define CONFIG_VIDEO_LOGO
 481 /*#define CONFIG_CONSOLE_CURSOR*/
 482 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS VIDEO_IO_OFFSET
 483 #endif
 484
 485 /* SRIO1 uses the same window as PCIE2 mem window */
 486 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xa0000000
 487 #ifdef CONFIG_PHYS_64BIT
 488 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc20000000ull
 489 #else
 490 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xa0000000
 491 #endif
 492 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 493
 494 /* SRIO2 uses the same window as PCIE1 mem window */
 495 #define CONFIG_SYS_SRIO2_MEM_VIRT       0xc0000000
 496 #ifdef CONFIG_PHYS_64BIT
 497 #define CONFIG_SYS_SRIO2_MEM_PHYS       0xc40000000ull
 498 #else
 499 #define CONFIG_SYS_SRIO2_MEM_PHYS       0xc0000000
 500 #endif
 501 #define CONFIG_SYS_SRIO2_MEM_SIZE       0x20000000      /* 512M */
 502
 503 #define CONFIG_NET_MULTI
 504 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 505
 506 #undef CONFIG_EEPRO100
 507 #undef CONFIG_TULIP
 508 #define CONFIG_RTL8139
 509
 510 #ifndef CONFIG_PCI_PNP
 511         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
 512         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
 513         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
 514 #endif
 515
 516 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 517 #define CONFIG_DOS_PARTITION
 518 #define CONFIG_SCSI_AHCI
 519
 520 #ifdef CONFIG_SCSI_AHCI
 521 #define CONFIG_SATA_ULI5288
 522 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
 523 #define CONFIG_SYS_SCSI_MAX_LUN 1
 524 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
 525 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
 526 #endif /* SCSI */
 527
 528 #endif  /* CONFIG_PCI */
 529
 530
 531 #if defined(CONFIG_TSEC_ENET)
 532
 533 #ifndef CONFIG_NET_MULTI
 534 #define CONFIG_NET_MULTI        1
 535 #endif
 536
 537 #define CONFIG_MII              1       /* MII PHY management */
 538 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
 539 #define CONFIG_TSEC1    1
 540 #define CONFIG_TSEC1_NAME       "eTSEC1"
 541 #define CONFIG_TSEC2    1
 542 #define CONFIG_TSEC2_NAME       "eTSEC2"
 543 #define CONFIG_TSEC3    1
 544 #define CONFIG_TSEC3_NAME       "eTSEC3"
 545
 546 #define CONFIG_PIXIS_SGMII_CMD
 547 #define CONFIG_FSL_SGMII_RISER  1
 548 #define SGMII_RISER_PHY_OFFSET  0x1b
 549
 550 #ifdef CONFIG_FSL_SGMII_RISER
 551 #define CONFIG_SYS_TBIPA_VALUE          0x10 /* avoid conflict with eTSEC4 paddr */
 552 #endif
 553
 554 #define TSEC1_PHY_ADDR          0
 555 #define TSEC2_PHY_ADDR          1
 556 #define TSEC3_PHY_ADDR          2
 557
 558 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 559 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 560 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 561
 562 #define TSEC1_PHYIDX            0
 563 #define TSEC2_PHYIDX            0
 564 #define TSEC3_PHYIDX            0
 565
 566 #define CONFIG_ETHPRIME         "eTSEC1"
 567
 568 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 569 #endif  /* CONFIG_TSEC_ENET */
 570
 571 /*
 572  * Environment
 573  */
 574 #define CONFIG_ENV_IS_IN_FLASH  1
 575 #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
 576 #define CONFIG_ENV_ADDR         0xfff80000
 577 #else
 578 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 579 #endif
 580 #define CONFIG_ENV_SIZE         0x2000
 581 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 582
 583 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 584 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 585
 586 /*
 587  * Command line configuration.
 588  */
 589 #include <config_cmd_default.h>
 590
 591 #define CONFIG_CMD_IRQ
 592 #define CONFIG_CMD_PING
 593 #define CONFIG_CMD_I2C
 594 #define CONFIG_CMD_MII
 595 #define CONFIG_CMD_ELF
 596 #define CONFIG_CMD_IRQ
 597 #define CONFIG_CMD_SETEXPR
 598 #define CONFIG_CMD_REGINFO
 599
 600 #if defined(CONFIG_PCI)
 601 #define CONFIG_CMD_PCI
 602 #define CONFIG_CMD_NET
 603 #define CONFIG_CMD_SCSI
 604 #define CONFIG_CMD_EXT2
 605 #endif
 606
 607 /*
 608  * USB
 609  */
 610 #define CONFIG_USB_EHCI
 611
 612 #ifdef CONFIG_USB_EHCI
 613 #define CONFIG_CMD_USB
 614 #define CONFIG_USB_STORAGE
 615 #define CONFIG_USB_EHCI_FSL
 616 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 617 #endif
 618
 619 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 620
 621 /*
 622  * SDHC/MMC
 623  */
 624 #define CONFIG_MMC
 625
 626 #ifdef CONFIG_MMC
 627 #define CONFIG_FSL_ESDHC
 628 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 629 #define CONFIG_CMD_MMC
 630 #define CONFIG_GENERIC_MMC
 631 #endif
 632
 633 #if defined(CONFIG_MMC) || defined(CONFIG_USB_EHCI)
 634 #define CONFIG_CMD_EXT2
 635 #define CONFIG_CMD_FAT
 636 #define CONFIG_DOS_PARTITION
 637 #endif
 638
 639 /*
 640  * Miscellaneous configurable options
 641  */
 642 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 643 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
 644 #define CONFIG_AUTO_COMPLETE                    /* add autocompletion support */
 645 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 646 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 647 #if defined(CONFIG_CMD_KGDB)
 648 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 649 #else
 650 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 651 #endif
 652 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 653 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 654 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 655 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 656
 657 /*
 658  * For booting Linux, the board info and command line data
 659  * have to be in the first 16 MB of memory, since this is
 660  * the maximum mapped by the Linux kernel during initialization.
 661  */
 662 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20)      /* Initial Memory map for Linux*/
 663 #define CONFIG_SYS_BOOTM_LEN    (16 << 20)      /* Increase max gunzip size */
 664
 665 #if defined(CONFIG_CMD_KGDB)
 666 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 667 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 668 #endif
 669
 670 /*
 671  * Environment Configuration
 672  */
 673
 674 /* The mac addresses for all ethernet interface */
 675 #if defined(CONFIG_TSEC_ENET)
 676 #define CONFIG_HAS_ETH0
 677 #define CONFIG_HAS_ETH1
 678 #define CONFIG_HAS_ETH2
 679 #endif
 680
 681 #define CONFIG_IPADDR           192.168.1.254
 682
 683 #define CONFIG_HOSTNAME         unknown
 684 #define CONFIG_ROOTPATH         /opt/nfsroot
 685 #define CONFIG_BOOTFILE         uImage
 686 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
 687
 688 #define CONFIG_SERVERIP         192.168.1.1
 689 #define CONFIG_GATEWAYIP        192.168.1.1
 690 #define CONFIG_NETMASK          255.255.255.0
 691
 692 /* default location for tftp and bootm */
 693 #define CONFIG_LOADADDR         1000000
 694
 695 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 696 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 697
 698 #define CONFIG_BAUDRATE 115200
 699
 700 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 701  "perf_mode=performance\0"                      \
 702  "hwconfig=fsl_ddr:ctlr_intlv=bank,bank_intlv=cs0_cs1\0"        \
 703  "netdev=eth0\0"                                                \
 704  "uboot=" MK_STR(CONFIG_UBOOTPATH) "\0"                         \
 705  "tftpflash=tftpboot $loadaddr $uboot; "                        \
 706         "protect off " MK_STR(CONFIG_SYS_TEXT_BASE) " +$filesize; "     \
 707         "erase " MK_STR(CONFIG_SYS_TEXT_BASE) " +$filesize; "           \
 708         "cp.b $loadaddr " MK_STR(CONFIG_SYS_TEXT_BASE) " $filesize; "   \
 709         "protect on " MK_STR(CONFIG_SYS_TEXT_BASE) " +$filesize; "              \
 710         "cmp.b $loadaddr " MK_STR(CONFIG_SYS_TEXT_BASE) " $filesize\0"  \
 711  "satabootcmd=setenv bootargs root=/dev/$bdev rw "      \
 712         "console=$consoledev,$baudrate $othbootargs;"   \
 713         "tftp $loadaddr $bootfile;"                     \
 714         "tftp $fdtaddr $fdtfile;"                       \
 715         "bootm $loadaddr - $fdtaddr"                    \
 716  "consoledev=ttyS0\0"                           \
 717  "ramdiskaddr=2000000\0"                        \
 718  "ramdiskfile=p2020ds/ramdisk.uboot\0"          \
 719  "fdtaddr=c00000\0"                             \
 720  "othbootargs=cache-sram-size=0x10000\0"        \
 721  "fdtfile=p2020ds/p2020ds.dtb\0"                \
 722  "bdev=sda3\0"                                  \
 723  "partition=scsi 0:0\0"
 724
 725 #define CONFIG_HDBOOT                           \
 726  "setenv bootargs root=/dev/$bdev rw "          \
 727  "console=$consoledev,$baudrate $othbootargs;"  \
 728  "ext2load $partition $loadaddr $bootfile;"     \
 729  "ext2load $partition $fdtaddr $fdtfile;"       \
 730  "bootm $loadaddr - $fdtaddr"
 731
 732 #define CONFIG_NFSBOOTCOMMAND           \
 733  "setenv bootargs root=/dev/nfs rw "    \
 734  "nfsroot=$serverip:$rootpath "         \
 735  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 736  "console=$consoledev,$baudrate $othbootargs;"  \
 737  "tftp $loadaddr $bootfile;"            \
 738  "tftp $fdtaddr $fdtfile;"              \
 739  "bootm $loadaddr - $fdtaddr"
 740
 741 #define CONFIG_RAMBOOTCOMMAND           \
 742  "setenv bootargs root=/dev/ram rw "    \
 743  "console=$consoledev,$baudrate $othbootargs;"  \
 744  "tftp $ramdiskaddr $ramdiskfile;"      \
 745  "tftp $loadaddr $bootfile;"            \
 746  "tftp $fdtaddr $fdtfile;"              \
 747  "bootm $loadaddr $ramdiskaddr $fdtaddr"
 748
 749 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
 750
 751 #endif  /* __CONFIG_H */